公开(公告)号：KR1020110118356A

公开(公告)日：2011-10-31

申请号：KR1020100037911

申请日：2010-04-23

Applicant: 삼성전자주식회사

Inventor： 주흥진 ,  오재희 ,  배병재 ,  강명진

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/2409 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/1683 ,  H01L45/04 ,  H01L21/31051 ,  H01L27/2454

Abstract: 가변 저항 메모리 소자 및 그 제조 방법을 제공한다. 셀 영역 및 주변 영역을 포함하는 기판을 준비하고, 상기 주변 영역에 주변 트랜지스터를 형성하고, 상기 주변 트랜지스터 및 상기 기판을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 패터닝하여 상기 셀 영역에 리세스 영역을 형성하고, 상기 리세스 영역 및 상기 층간 절연막 상에 가변 저항 물질막을 형성하고, 상기 주변 영역의 상기 가변 저항 물질막을 제거하고, 평탄화 공정에 의하여 가변 저항 물질 패턴을 형성한다.

Abstract translation: 形成可变电阻存储器件的方法包括图案化层间电介质层以限定其中可露出可变电阻存储单元的底部电极的开口，在衬底（例如，半导体衬底）的存储单元区域上。 这些方法还包括在开口中的暴露的底部电极上沉​​积可变电阻材料层（例如，相变材料），并且延伸到与衬底的外围电路区域相对延伸的层间电介质层的第一部分上。 然后依次选择性地蚀刻可变电阻材料层和层间电介质层的第一部分，以在层间介质层中限定凹陷。 然后将可变电阻材料层和层间电介质层平坦化，以在开口内限定可变电阻图案。

公开(公告)号：KR1020100075070A

公开(公告)日：2010-07-02

申请号：KR1020080133677

申请日：2008-12-24

Applicant: 삼성전자주식회사

Inventor： 정지현 ,  오재희 ,  박재현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/24 ,  H01L45/06 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683

Abstract: PURPOSE: A method for manufacturing a nonvolatile memory device is provided to reduce power consumption by reducing a contact area between a variable resistor pattern and a lower electrode. CONSTITUTION: A first sacrificial film pattern(130) including a first opening unit is formed on a lower insulation layer(120). A second sacrificial film pattern(140) with a second opening unit is formed on the lower insulation layer and the first sacrificial film pattern. The second opening unit crosses the first opening unit. The lower insulation film pattern including a contact hole defined by the cross region of the first and second opening units is formed by etching the lower insulation layer using the first and second sacrificial film patterns. A bottom electrode is formed on the contact hole. A variable resistor pattern connected to the upper side of the bottom electrode is formed on the lower insulation film pattern.

Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，通过减小可变电阻器图案和下电极之间的接触面积来降低功耗。 构成：在下绝缘层（120）上形成包括第一开口单元的第一牺牲膜图案（130）。 具有第二开口单元的第二牺牲膜图案（140）形成在下绝缘层和第一牺牲膜图案上。 第二打开单元穿过第一打开单元。 通过使用第一和第二牺牲膜图案蚀刻下绝缘层来形成包括由第一和第二开口单元的交叉区域限定的接触孔的下部绝缘膜图案。 底部电极形成在接触孔上。 连接到底部电极的上侧的可变电阻器图案形成在下部绝缘膜图案上。

公开(公告)号：KR1020100075015A

公开(公告)日：2010-07-02

申请号：KR1020080133609

申请日：2008-12-24

Applicant: 삼성전자주식회사

Inventor： 정지현 ,  오재희 ,  박재현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  G11C13/0004 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1683 ,  H01L45/143

Abstract: PURPOSE: A method for manufacturing a nonvolatile memory device is provided to reduce power consumption by decreasing a contact area between a bottom electrode and a variable resistor pattern. CONSTITUTION: A first sacrificial film pattern including a first opening unit is formed on a lower insulation film. A pre lower insulation film pattern including a recess(125) is formed by using the first sacrificial film pattern. A second sacrificial film pattern(122) with a second opening unit is formed on the pre lower insulation film pattern and the first sacrificial film pattern. The lower insulation film pattern with a plurality of contact holes(127) is completed by using the first and second sacrificial film patterns. The plurality of contact holes is separated with each other on the recess. The contact hole is extended to the lower side of the lower insulation film pattern. A bottom electrode is formed inside the contact hole.

Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，通过减小底部电极和可变电阻器图案之间的接触面积来降低功耗。 构成：在下绝缘膜上形成包括第一开口单元的第一牺牲膜图案。 通过使用第一牺牲膜图案形成包括凹部（125）的预降低绝缘膜图案。 具有第二开口单元的第二牺牲膜图案（122）形成在预下绝缘膜图案和第一牺牲膜图案上。 通过使用第一和第二牺牲膜图案来完成具有多个接触孔（127）的下部绝缘膜图案。 多个接触孔在凹部上彼此分离。 接触孔延伸到下绝缘膜图案的下侧。 底部电极形成在接触孔的内部。

公开(公告)号：KR1020100066117A

公开(公告)日：2010-06-17

申请号：KR1020080124780

申请日：2008-12-09

Applicant: 삼성전자주식회사

Inventor： 박상수 ,  오재희

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/28

CPC classification number: H01L27/2463 ,  H01L27/2436 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/141 ,  H01L29/45

Abstract: PURPOSE: A semiconductor device and a forming method thereof are provided to form an electrode ohmic pattern by wet-etching an electrode ohmic pattern formed on a semiconductor pattern. CONSTITUTION: A semiconductor pattern(131) is formed on a substrate(110). An inter-layer insulating film(120) with an opening which exposes the semiconductor pattern is formed. A semiconductor ohmic pattern is formed on the semiconductor pattern. An electrode ohmic layer is formed on the semiconductor ohmic pattern. An electrode ohmic layer(133) is formed by wet-etching the electrode ohmic layer inside the opening. An electrode pattern is formed inside the opening on the electrode ohmic pattern.

Abstract translation: 目的：提供半导体器件及其形成方法，以通过湿式蚀刻形成在半导体图案上的电极欧姆图形成电极欧姆图案。 构成：半导体图案（131）形成在基板（110）上。 形成具有露出半导体图案的开口的层间绝缘膜（120）。 在半导体图案上形成半导体欧姆图案。 在半导体图形上形成电极欧姆层。 通过湿式蚀刻开口内部的电极欧姆层形成电极欧姆层（133）。 在电极欧姆图案的开口内形成电极图案。

公开(公告)号：KR1020060110559A

公开(公告)日：2006-10-25

申请号：KR1020050032898

申请日：2005-04-20

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  오재희 ,  이세호 ,  정원철

IPC: H01L27/115

CPC classification number: H01L45/144 ,  H01L27/2409 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/1666 ,  H01L21/28273

Abstract: A phase change memory device and its manufacturing method are provided to improve the degree of integration by self-aligning cell diodes and phase changeable material patterns with each other using cell diode holes of a predetermined interlayer dielectric. A first interlayer dielectric(14) is formed on a semiconductor substrate(10). A plurality of cell diode holes(14h) are formed through the first interlayer dielectric. First and second semiconductor patterns(16n,16p) are sequentially formed within each cell diode hole. A cell diode electrode(18) is formed on the second semiconductor pattern. A confined phase changeable material pattern(24a) for filling the cell diode hole is formed on the cell diode electrode. An upper electrode(26a) is formed on the confined phase changeable material pattern.

Abstract translation: 提供了一种相变存储器件及其制造方法，以通过使用预定层间电介质的单元二极管孔使单元二极管和相变材料图案彼此对准来提高积分度。 在半导体衬底（10）上形成第一层间电介质（14）。 通过第一层间电介质形成多个单元二极管孔（14h）。 第一和第二半导体图案（16n，16p）依次形成在每个单元二极管孔内。 电池二极管电极（18）形成在第二半导体图案上。 在单元二极管电极上形成用于填充单元二极管孔的限制相变材料图案（24a）。 在限制相变材料图案上形成上电极（26a）。

公开(公告)号：KR100618807B1

公开(公告)日：2006-08-31

申请号：KR1020000072130

申请日：2000-11-30

Applicant: 삼성전자주식회사

Inventor： 문창록 ,  김동우 ,  박종우 ,  오재희

IPC: H01L29/78

Abstract: 표면 채널형 PMOS 트랜지스터와 NMOS 트랜지스터가 함께 존재하는 이중 게이트 폴리 구조를 가지면서, 셀프 얼라인 컨텍 형성이 가능한, 디램(DRAM) 소자와 로직(logic) 소자가 융합된 반도체 소자의 본 발명에 따른 제조방법은 제1게이트 절연막, 제2게이트 절연막, 게이트 도전막, 제3게이트 절연막을 순차적으로 형성하고, 제2게이트 절연막에 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위한 P+ 및 N+ 이온이 선택적으로 주입된 게이트 스택을 형성하는 단계, 게이트 스택 상에 포토레지스트막 패턴을 형성하고, 포토레지스트막 패턴을 마스크로 게이트 스택을 식각하여 트랜지스터의 게이트를 형성하는 단계, 게이트의 양측벽에 질화막으로 이루어진 스페이서를 형성하는 단계 및 스페이서가 형성된 결과물 전면에 산화막을 형성한 후 패터닝하여 게이트 사이의 산화막을 노출하고, 노출된 산화막을 셀프 얼라인 방법으로 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하고, 치밀한 막질의 게이트 절연막과 불소 함유가 적은 DCS-WSix막을 이용하여 게이트를 형성함으로써, 보론(B)이 반도체 기판으로 침투되는 것을 최소화 할 수 있다. 따라서, 보론 침투에 의해 PMOS 트랜지스터의 특성이 열화되는 것을 방지할 수 있다.

公开(公告)号：KR100615598B1

公开(公告)日：2006-08-25

申请号：KR1020040056127

申请日：2004-07-19

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  오재희 ,  정원철

IPC: H01L27/115 ,  G11C11/15

CPC classification number: G11C11/16 ,  B82Y10/00 ,  G11C13/0004 ,  G11C2213/79 ,  H01L21/76819 ,  H01L27/228 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/144 ,  H01L45/16

Abstract: 평탄화 절연막을 갖는 반도체 장치들 및 그 형성방법들을 제공한다. 이 반도체 장치들 및 그 형성방법들은 활성영역들을 가로지르는 배선막 패턴이 적어도 하나의 셀(Cell)과 전기적으로 접속하는 방안을 제시한다. 이를 위해서, 반도체 기판의 상부에 적어도 하나의 상전이(Phase-change) 패턴 또는 자기터널접합(Magnetic Tunnel Junction) 패턴이 배치된다. 상기 상전이 패턴 또는 자기터널접합 패턴을 둘러싸는 평탄화 캐핑막, 평탄화 보호막 및 평탄화 절연막을 차례로 형성한다. 그리고, 상기 평탄화 캐핑막, 상기 평탄화 보호막 및 상기 평탄화 절연막 상에 배선막 패턴을 형성한다. 이때에, 상기 배선막 패턴은 상전이 패턴 또는 자기터널접합 패턴에 접촉하도록 배치된다. 이를 통해서, 상기 반도체 장치들 및 그 형성방법들은 포토 공정을 사용하지 않고 배선막 패턴을 상전이 패턴 또는 자기터널접합 패턴과 접촉하도록 해서 반도체 제조 공정의 안정화를 꾀할 수 있게 한다.
평탄화 절연막, 셀, 상전이 패턴.

公开(公告)号：KR100541808B1

公开(公告)日：2006-01-12

申请号：KR1019990029945

申请日：1999-07-23

Applicant: 삼성전자주식회사

Inventor： 오재희

IPC: H01L21/334

Abstract: 본 발명은 MML(merged memory and logic)의 선택적 실리사이드막 형성방법을 개시한다. 이에 의하면, 실리콘기판의 게이트절연막 상에 게이트전극들을 형성하고, 게이트전극들의 양측에 스페이서를 형성하고, 게이트전극들을 포함한 실리콘기판에 절연막을 적층하고, 포토마스크의 사용없이 부분노광을 포함한 포토공정을 이용하여 게이트전극들 사이에만 일부 두께의 감광막을 형성하고, 게이트전극들 상의 노출된 절연막을 식각하여 그 아래의 게이트전극들의 상부면을 노출시키고, 포토마스크를 이용한 정상노광을 포함한 포토공정을 이용하여 살리사이드될 필요가 있는 액티브영역 상의 감광막을 제거하여 그 아래의 절연막을 노출시키고 아울러 살리사이드될 필요가 없는 액티브영역 상의 감광막을 그대로 남기고, 노출된 영역의 절연막과 그 아래의 게이트절연막을 식각하여 살리사이드될 필요가 있는 액티브영역을 노출시키고, 남은 감광막을 제거하여 살리사이드될 필요가 없는 액티브영역 상의 절연막을 노출시키고, 게이트전극들과 노출된 액티브영역에 선택적으로 실리사이드막을 형성한다.
따라서, 본 발명은 공정진행상의 어려움없이도 살리사이드될 액티브영역에 실리사이드막의 불량이 발생하는 것을 방지하여 선택적 실리사이드막 형성공정의 신뢰성을 높인다.

公开(公告)号：KR100476932B1

公开(公告)日：2005-03-16

申请号：KR1020020060248

申请日：2002-10-02

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  오재희 ,  윤관영

IPC: H01L27/04

CPC classification number: H01L28/90 ,  H01L21/31637 ,  H01L21/31645 ,  H01L28/40 ,  H01L28/57 ,  H01L28/65

Abstract: 커패시터를 포함하는 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 지지막 및 희생막을 순차적으로 형성하고, 상기 희생막 및 상기 지지막을 순차적으로 패터닝하여 개구부를 형성하고, 상기 개구부의 내벽과 저면을 덮는 하부전극을 형성하고, 상기 희생막을 습식식각으로 제거하고, 상기 하부전극과 상기 지지막 상에 유전막 및 상부전극을 형성하되, 상기 희생막은 상기 지지막보다 습식 식각 속도가 빠른 물질로 형성한다.

公开(公告)号：KR1020040029823A

公开(公告)日：2004-04-08

申请号：KR1020020060248

申请日：2002-10-02

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  오재희 ,  윤관영

IPC: H01L27/04

CPC classification number: H01L28/90 ,  H01L21/31637 ,  H01L21/31645 ,  H01L28/40 ,  H01L28/57 ,  H01L28/65

Abstract: PURPOSE: A method for fabricating a semiconductor device including a capacitor is provided to simplify the fabrication process without using an etch-stop layer by using a supporting layer and a sacrificial layer of different wet-etching speeds. CONSTITUTION: A supporting layer(116) and a sacrificial layer are sequentially formed on a semiconductor substrate(100). An opening portion(120) is formed by patterning sequentially the sacrificial layer and the supporting layer(116). An inner wall and a bottom face of the opening portion(120) are covered by a bottom electrode(122). The sacrificial layer is removed by using a wet-etch method. A dielectric layer and a top electrode(126a) are formed on the bottom electrode and the supporting layer. A wet-etching speed of the sacrificial layer is faster than the wet-etching speed of the supporting layer.

Abstract translation: 目的：提供一种用于制造包括电容器的半导体器件的方法，以通过使用不同湿蚀刻速度的支撑层和牺牲层来简化制造工艺而不使用蚀刻停止层。 构成：在半导体衬底（100）上依次形成支撑层（116）和牺牲层。 通过顺序地构图牺牲层和支撑层（116）形成开口部分（120）。 开口部分（120）的内壁和底面由底部电极（122）覆盖。 通过使用湿蚀刻方法去除牺牲层。 电介质层和顶电极（126a）形成在底电极和支撑层上。 牺牲层的湿蚀刻速度比支撑层的湿蚀刻速度快。