公开(公告)号：KR1020060031077A

公开(公告)日：2006-04-12

申请号：KR1020040079961

申请日：2004-10-07

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 홍주형 ,  선우명훈

IPC: H04L27/01

CPC classification number: H04L25/03057 ,  H04L2025/0349

Abstract: 연선을 이용하는 이더넷 수신기의 디지털 신호 처리 장치가 개시된다. 본 발명의 실시예에 따른 디지털 신호 처리 장치는 결정 궤환 등화기, 제 1 합산기, 슬라이서, 제 2 합산기 및 BLW 보정기를 구비한다. 결정 궤환 등화기는 샘플링 데이터를 수신하고, 상기 샘플링 데이터가 전송 선로에서 감쇄된 주파수에 따른 레벨을 보상한다. 제 1 합산기는 상기 결정 궤환 등화기 출력과 베이스라인 완더(BaseLine Wander) 보정값을 합산한다. 슬라이서는 상기 제 1 합산기의 출력과 임계값을 비교하여 출력 데이터를 출력한다. 제 2 합산기는 상기 출력 데이터로부터 상기 샘플링 데이터를 지연시킨 지연 샘플링 데이터를 감산하여 베이스라인 완더 에러값을 발생한다. BLW 보정기는 상기 베이스라인 완더 에러값을 보정하여 상기 베이스 라인 완더 보정값을 출력한다. 본 발명에 따른 디지털 신호 처리 장치는 결정 궤환 등화기의 지연만큼 지연된 지연 샘플링 데이터와 슬라이서 출력 값을 사용하여 베이스라인 완더 에러값을 측정함으로써 결정 궤환 등화기와 BLW 보정기 사이의 상호 작용을 최소화 할 수 있는 장점이 있다.

公开(公告)号：KR100527436B1

公开(公告)日：2005-11-09

申请号：KR1020020045737

申请日：2002-08-02

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  오성근 ,  이정우 ,  조성문

IPC: H04L7/00

Abstract: 본 발명은 전치부호(미리 약정된 심볼)를 이용하여 다중 반송파 시스템의 프레임 동기를 맞추는 회로에 관한 것으로, 특히 누적 연산 구조를 사용하여 하드웨어의 크기를 줄이면서도 실시간 연산이 가능하고, 상호 상관값과 최소값의 연관성을 이용하여 하나의 버퍼를 사용하면서도 정확한 최소값과 프레임 동기를 획득하기 위한 회로 및 그 방법을 제공한다.

公开(公告)号：KR1020040099147A

公开(公告)日：2004-11-26

申请号：KR1020040034128

申请日：2004-05-14

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  정석현

IPC: H03M7/00

CPC classification number: G06F7/764 ,  H03M13/235 ,  H03M13/27 ,  H03M13/6362 ,  H03M13/6569

Abstract: PURPOSE: A bit manipulation operation circuit of a programmable processor and an operating method thereof are provided to enhance an operating speed related to unit operations by performing rapidly the repeated operations and the unit operations. CONSTITUTION: A bit manipulation operation circuit includes a shift addition array and a bit extraction/insertion unit. The shift addition array(120) is used for receiving target data, generating plural shift data shifted from the target data as much as 1-bit or bits of target data, performing a modulo-2 addition process for the target data and the shift data, and storing a calculated result into a register bank(110). The bit extraction/insertion unit(122) receives the target data, extracts plural bits from the target data, inserting the extracted bits into predetermined bit positions of completed data, and storing the completed data into the register bank.

Abstract translation: 目的：提供可编程处理器的位操作电路及其操作方法，通过快速执行重复操作和单元操作来提高与单元操作相关的操作速度。 构成：位操作操作电路包括移位加法阵列和位提取/插入单元。 移位加法阵列（120）用于接收目标数据，从目标数据产生多达1位或目标数据位的多个移位数据，对目标数据和移位数据执行模2加法处理 ，并将计算结果存储到寄存器组（110）中。 比特提取/插入单元（122）接收目标数据，从目标数据中提取多个比特，将提取的比特插入完成数据的预定比特位置，并将完成的数据存储到登记库中。

公开(公告)号：KR1020040050540A

公开(公告)日：2004-06-16

申请号：KR1020020078393

申请日：2002-12-10

Applicant: 삼성전자주식회사 ,  아주대학교산학협력단

Inventor： 선우명훈 ,  조성문 ,  강진용

IPC: G06F17/14

CPC classification number: G06F17/142

Abstract: PURPOSE: A circuit and a method for operating the FFT(Fast Fourier Transform) on a programmable processor are provided to reduce an operation cycle additionally generated in the programmable processor except a butterfly operation. CONSTITUTION: A program controller(110) generates an FFT start signal and controls the programmable processor. A program memory(120) stores an application program of the programmable processor. An FFT address generator(130) removes the cycle for generating a loop instruction and an address used for the FFT, and generates an offset address and an operation termination signal of the butterfly input data. An address generator(140) calculates the address of a data memory(160) by using the offset address generated from the FFT address generator. The data memory stores the data for the operation. A data processor(150) performs an arithmetic logic operation by using the data of the data memory. A flag register(170) generates an FFT operation signal.

Abstract translation: 目的：提供一种用于在可编程处理器上操作FFT（快速傅立叶变换）的电路和方法，以减少可编程处理器中除蝴蝶操作之外额外产生的操作周期。 构成：程序控制器（110）产生FFT起始信号并控制可编程处理器。 程序存储器（120）存储可编程处理器的应用程序。 FFT地址生成器（130）去除用于生成循环指令和用于FFT的地址的周期，并且生成蝶形输入数据的偏移地址和操作终止信号。 地址生成器（140）通过使用从FFT地址生成器生成的偏移地址来计算数据存储器（160）的地址。 数据存储器存储用于操作的数据。 数据处理器（150）通过使用数据存储器的数据执行算术逻辑运算。 标志寄存器（170）产生FFT运算信号。

公开(公告)号：KR1020040012251A

公开(公告)日：2004-02-11

申请号：KR1020020045737

申请日：2002-08-02

Applicant: 아주대학교산학협력단

Inventor： 선우명훈 ,  오성근 ,  이정우 ,  조성문

IPC: H04L7/00

Abstract: PURPOSE: A frame synchronization acquisition circuit by using the minimum value of inter correlation value of a precode and a method for acquiring the synchronization by using the circuit are provided to overcome the effect of noise by using the characteristics of precode with utilizing only one buffer. CONSTITUTION: A frame synchronization acquisition circuit by using the minimum value of inter correlation value of a precode includes a block(10) for measuring a minimum value, a block(20) for determining minimum value and maintaining it, and an initialization block(30). The block(10) measures the minimum value by comparing the data inputted thereto with the stored value. The block(20) outputs the frame synchronization time by determining and maintaining the minimum value with receiving the information transmitted from the block(10). And, the initialization block(30) initializes the coefficient values of the block(20).

Abstract translation: 目的：提供通过使用预编码器的相互相关值的最小值和通过使用该电路获取同步的方法的帧同步获取电路，以通过仅利用一个缓冲器来使用预编码的特性来克服噪声的影响。 构成：通过使用预编码器的相互相关值的最小值的帧同步获取电路包括用于测量最小值的块（10），用于确定最小值并保持的块（20）和初始化块（30 ）。 块（10）通过将输入的数据与存储的值进行比较来测量最小值。 块（20）通过接收从块（10）发送的信息来确定和维持最小值来输出帧同步时间。 并且，初始化块（30）初始化块（20）的系数值。