Abstract:
A broadband receiver is provided to extract noiseless, clean Rx data by suppressing harmonic components in the case of converting received RF signals into baseband signals in a direct conversion method. A broadband receiver is comprised of an RF front-end part(110), a multi-phase controller(120), and a baseband signal conversion part(130). The RF front-end part receives an RF signal associated with a channel control signal. The multi-phase controller has a frequency associated with the channel control signal, and creates a plurality of square-wave phase signals and sine-wave phase signals which have different phases at mutually identical intervals. The baseband signal conversion part mixes the received RF signal with the created square-wave phase signals and sine-wave phase signals so that harmonic components can be mutually cancelled, and converts the received RF signal into a baseband signal.
Abstract:
A wide-band low-noise amplifier using a current mirror is provided to perform a positive current feedback operation by using the current mirror. First and second common gate amplifiers(500,510) convert input signals of first and second input terminals to current. First and second common source amplifiers(520,530) amplify output signals of the first and second common gate amplifiers and output the amplified output signals to first and second output terminals. First and second current mirrors(540,550) supply the current to the first and second common source amplifiers according to the current applied to the first and second common gate amplifiers and feeds back the forward current to the second and first input terminals.
Abstract:
A receiver using a vertical BJT(Bipolar Junction Transistor) realized by a deep n-well CMOS(Complementary Metal Oxide Semiconductor) is provided to reduce I/f noise, consequently linearity is improved while mismatch between I(In-phase) and Q(Quadrature) channels is solved. An input unit(210) amplifies a small input signal so as to have little noise deterioration, and outputs an output signal. A converter(220) converts the output signal into the first and second differential signals without distortion, and outputs the converted signals. The first and second differential signals are cross-coupled together in a transmitter(230), and the cross-coupled signals are outputted from the transmitter(230). A mixer unit(240) consists of the first mixer stage(241) for mixing the first differential signal with I and Q local oscillation signals, and the second mixer stage(242) for mixing the second differential signal with the I and Q local oscillation signals.
Abstract:
본 발명은 통신 시스템에 관한 것으로서, 본 발명은 DC 오프셋, I/Q회로 간 정합 특성, 및 잡음 특성이 개선된 수신 감도가 우수한 직접 변환 수신기에 관한 것이다. 본 발명에 따른 깊은 엔웰을 갖는 3중웰 씨모스 공정으로 구현된 수직형 바이폴라 접합 트랜지스터 제조방법은 수직형 바이폴라 접합 트랜지스터를 포함하는 바이-씨모스(BiCMOS) 트랜지스터 제조방법에 있어서, 깊은 N웰을 갖는 3중웰 CMOS 공정에서 구현되며, 에미터는 CMOS 공정의 N+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 P웰 및 P+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 N웰, N웰 및 N+ 콘텍트에 의하여 형성되며, 수직형 바이폴라 접합 트랜지스터의 P웰은 쉘로우(shallow) p-베이스 임플란트(p-base implant) 공정에 의하여 P웰의 두께가 감소되는 것을 특징으로 이루어진다. 수직형 바이폴라 접합 트랜지스터, 표준 CMOS 공정, 수신기, 믹서, 증폭기
Abstract:
본 발명은 이동통신시스템의 수신장치에서 수신신호가 가지는 주파수 오프셋을 보상하는 장치 및 방법을 제안한다. 이를 위해 본 발명에서는 데이터 심벌들의 열에 삽입된 훈련 시퀀스를 다운 컨버팅함으로써 출력되는 동 위상 채널신호와 직교 위상 채널신호를 가산 및 감산하여 정형파 성분과 여현파 성분을 구하고, 서로 다른 두 시점에서 구하여진 정형파 성분들과 여현파 성분들에 의해 상기 두 시점에서의 정접파 성분들에 의해 제1 및 제2위상 값들을 얻을 수 있다. 주파수 오프셋은 제1 및 제2위상 값에 의해 그려지는 2차 직선의 기울기에 의해 계산됨으로써 수신신호에 대한 주파수 오프셋을 보정할 수 있다. OFDM, 주파수 오프셋, 주파수 보상, 훈련 시퀀스, 주파수 오프셋 추정 값
Abstract:
PURPOSE: An OTP(one time programmable) ROM with 3-Transistor using CMOS Gate Oxide Antifuse is provided to embody OTP ROM without an additional masking process, to have uniform breakdown by using an antifuse transistor. CONSTITUTION: An OTP(one time programmable) ROM cell, which has the first, the second, and the third input terminals, and stores data by voltage from the first or the third input terminal, comprises a cell access transistor(MN11) having a gate and drain for the second input terminal(102), and having a source for the first input terminal(101), and activating by voltage from the gate and the source; a high-voltage blocking transistor(MN12) having a gate, a drain and a source connected to the drain of the cell access transistor, and preventing high-voltage of the third input terminal from being applied directly to the cell access transistor by making a current flow from the drain to the source through a bias voltage of the gate; an antifuse transistor(MN13) having a gate for the third input terminal(103), a source and a drain for connecting the drain of the high-voltage blocking transistor, and shorted by a breakdown of a gate oxide when the high-voltage is applied to the third input terminal and the cell access transistor is activated.
Abstract:
본 발명은 질량체의 일부를 접합하여 전체 질량체를 대칭적으로 형성함을 특징으로 하는 가속도계 제조공정에 관한 것으로, 더욱 상세하게는 에어 백, ABS(antilock braking system), 능동현기, 항법시스템 등 자동차용 전장시스템이나 변위, 속도, 진동, 가속도 및 각 가속도의 측정과 응용을 위한 가전, 의료, 산업용 제품구성에 사용할 목적으로 실리콘 등의 단일 동질평판소재의 한쪽 면만 가공하여 보와 하부 질량체를 형성함으로써, 보와 하부질량체의 가공되지 않은 평면상에 감지구조물 및 자체진단(self-diagnosis)용 구조물의 설치를 용이하게 하고, 또한 하부질량체와 동일질량의 상부질량체를 접합하여 상·하부 질량체가 보를 기준으로 질량대칭을 이루도록 하여 질량편심을 없앰으로써 횡방향 감도(cross-axis sensititviy) 향상을 꾀하였으며, 보와 하부 질량체 로 구성된 가속도계를 일렬로 배치 제작하고, 이에 다시 일렬로 제작된 상부 질량체를 접합한 후 절삭에 의해 일렬의 가속도계로부터 단위 가속도계를 분리하는 공정을 고안함으로써 제조공정의 수율 및 생산성 향상을 도모하고, 식각단차를 이용하여 보의 두께를 조절하는 새로운 제조방법에 의한 대칭 질량형 가속도계 및 그 제조방법에 관한 것이다.
Abstract:
본 발명은 캠 셀을 이용하여 램 및 프로그래머블 로직 어레이를 겸용할 수 있으면서 임의로 메모리 구조를 변경할 수 있도록 한 캠 셀 구조 및 캠 셀을 이용한 필드 컨피규어러블 램과 프로그래머블 로직 어레이 겸용 메모리에 관한 것으로서 , 다수의 기본 메모리 블록(21)을 일정 개수로 연결하여 이루어지는 컨피규어러블 메모리 블록(20)과 원하는 데이터를 입, 출력하는 입출력 제어기(10, 30)로 구성되는 메모리에 있어서, 상기 기본 메모리 블록(21)은 소정의 캠 셀(24)로 구성하고 내부연결회로(40)에 의해 선택적으로 연결되며, 상기 컨피규어러블 메모리 블록(20)은 프로그래머블 로직 어레이의 곱 기능을 수행하는 캠 블록(23a)과 선택적으로 프로그래머블 로직 어레이의 합 기능이나 램 기능을 수행하는 램 블록(23)으로 분리되어 면적의 손해 없이 출력 � �이터 길이나 메모리 블록 개수를 조절할 수 있게 하였다. 본 발명은 캠 셀(24)의 워드 라인(25a)과 정합 라인(25b)을 공유함으로써 속도 및 면적 문제를 개선하였다.
Abstract:
SMART (Selfaligned Merged And Registered Trench) Capacitor for mega DRAM is manufactured by; forming a trench in P--type epitaxial layer (34) grown on the P+-type Si-substrate (35); forming a poly-Si (38) at inner side of trench; forming field oxide (39) on the top of trench; forming a P-wall (43) and source (42)-drain (44) on P-type epitaxial layer; forming a gate oxide (36); forming side walls (49) and gate electrode (30) on the gate oxide; forming a electrode (40) connecting to the source (42) through contact hole of oxide film (41). Specically the poly-Si is deposited by LPCVD method.