公开(公告)号：KR1020030037356A

公开(公告)日：2003-05-14

申请号：KR1020010067863

申请日：2001-11-01

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  김상훈 ,  이승윤 ,  박찬우 ,  서동우 ,  강진영

IPC: H01L21/328

Abstract: PURPOSE: A method for manufacturing a heterostructure bipolar transistor is provided to improve electrical characteristics by forming a junction between a thick base and an emitter using self-alignment, and isolating the base using an oxide layer. CONSTITUTION: After sequentially forming a collector(44) and a collector epitaxial layer(46) on a silicon substrate(41), the collector epitaxial layer(46) is isolated by forming an isolation layer(47) on the isolation region of the substrate. After forming a single crystal silicon epitaxial layer having the thickness of 50-200 nm on the resultant structure, an outer base region is defined by oxidizing the predetermined portion of the single crystal silicon epitaxial layer. After forming a base epitaxial layer and a dielectric layer(55), the base epitaxial layer is exposed by etching the dielectric layer(55). After sequentially forming a polysilicon layer and a silicon nitride layer, an emitter(56) made of the polysilicon layer is formed on the exposed base epitaxial layer by patterning the silicon nitride layer, the polysilicon layer and the dielectric layer(55). An outer base(58) and a base(530) are defined by implanting ions into the base epitaxial layer and the single crystal silicon epitaxial layer using the emitter(56) as a mask.

Abstract translation: 目的：提供一种用于制造异质结双极晶体管的方法，以通过使用自对准在厚基极和发射极之间形成结而改善电特性，并使用氧化物层隔离基极。 构成：在硅衬底（41）上依次形成集电极（44）和集电极外延层（46）之后，通过在衬底的隔离区域上形成隔离层（47）来隔离集电极外延层（46） 。 在所得结构上形成厚度为50-200nm的单晶硅外延层之后，通过氧化单晶硅外延层的预定部分来限定外部基极区域。 在形成基极外延层和电介质层（55）之后，通过蚀刻介电层（55）来暴露基极外延层。 在顺序地形成多晶硅层和氮化硅层之后，通过图案化氮化硅层，多晶硅层和电介质层（55），在暴露的基极外延层上形成由多晶硅层制成的发射极（56）。 通过使用发射器（56）作为掩模将离子注入基底外延层和单晶硅外延层来限定外基部（58）和基底（530）。

公开(公告)号：KR1020030018134A

公开(公告)日：2003-03-06

申请号：KR1020010051703

申请日：2001-08-27

Applicant: 한국전자통신연구원

Inventor： 임정욱 ,  송영주 ,  심규환 ,  강진영

IPC: H01L21/20

CPC classification number: H01L21/02238 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/02175 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/02183 ,  H01L21/02189 ,  H01L21/02192 ,  H01L21/02211 ,  H01L21/0228 ,  H01L21/3144 ,  H01L21/31604 ,  H01L21/3165

Abstract: PURPOSE: A method for forming an insulating layer of a semiconductor device for controlling the composition and doping concentration is provided to improve a boundary characteristic by using an atomic deposition method or a chemical vapor deposition method. CONSTITUTION: An oxide is deposited by using reaction of a precursor of an organic material with an oxygen radical. A deposition process including purge, oxygen radical injection, and purge are performed after the metal precursor is injected. A thermal process is performed under high oxygen or high oxygen radical atmosphere. A metal oxide is formed by controlling a composition ratio of silicon and metal. The contents of silicon within the metal oxide are increased far from a boundary between the metal oxide and a silicon substrate if a silicon injection time is reduced and a metal precursor injection time is increased.

Abstract translation: 目的：提供一种用于形成用于控制组成和掺杂浓度的半导体器件的绝缘层的方法，以通过使用原子沉积方法或化学气相沉积方法来改善边界特性。 构成：通过使用有机材料的前体与氧自由基的反应来沉积氧化物。 在注入金属前体之后进行包括吹扫，氧自由基注入和吹扫的沉积过程。 在高氧或高氧自由基气氛下进行热处理。 通过控制硅和金属的组成比来形成金属氧化物。 如果硅注入时间减少并且金属前体注入时间增加，则金属氧化物内的硅的含量远远高于金属氧化物和硅衬底之间的边界。

公开(公告)号：KR1020030017746A

公开(公告)日：2003-03-04

申请号：KR1020010050742

申请日：2001-08-22

Applicant: 한국전자통신연구원

Inventor： 서동우 ,  민봉기 ,  강진영

IPC: H01L27/04

CPC classification number: H01F17/0013 ,  H01F17/0006 ,  H01F27/34

Abstract: PURPOSE: A spiral inductor of a parallel branch structure is provided to increase total inductance by generating mutual inductance between lower metal lines and mutual inductance between an upper metal line and a lower metal line. CONSTITUTION: A spiral inductor(500) includes a lower metal line(510) and an upper metal line(520). The lower metal line(510) and the upper metal line(520) are isolated each other by an insulating layer. The lower metal line(510) and the upper metal line(520) are isolated each other by using a via contact(530). The upper metal line(520) is formed spirally. The lower metal line(510) includes the first and the second lower metal lines(511,512). The first lower metal lines(511) are parallel to each other. The second lower metal lines(512) are parallel to the upper metal line(520).

Abstract translation: 目的：提供并联支路结构的螺旋电感，通过在下金属线之间产生互感和上金属线与下金属线之间的互感来增加总电感。 构成：螺旋电感器（500）包括下金属线（510）和上金属线（520）。 下金属线（510）和上金属线（520）通过绝缘层彼此隔离。 下金属线（510）和上金属线（520）通过使用通孔触点（530）彼此隔离。 上部金属线（520）螺旋形成。 下金属线（510）包括第一和第二下金属线（511,512）。 第一下部金属线（511）彼此平行。 第二下金属线（512）平行于上金属线（520）。

公开(公告)号：KR100358118B1

公开(公告)日：2002-10-25

申请号：KR1020000031315

申请日：2000-06-08

Applicant: 한국전자통신연구원

Inventor： 김영호 ,  이상흥 ,  이흥수 ,  강진영

IPC: H03L7/00

Abstract: 본 발명은 위상동기루프에 관한 것으로 고속동작 및 동기시간 단축에 적합한 PFD회로와 루프대역폭을 가변적으로 조절하여 동기시간 단축을 가능케하는 위상동기루프 시스템구성 방식에 관한 발명이다. 본 발명의 PFD는 종래의 PFD회로와 비교하여 좁은 데드존영역을 가지므로 위상잡음 및 지터특성이 개선되며 구조가 단순하고 전력소모가 작다. 또한, 본 발명의 위상동기루프는 주파수 및 위상이 짧은 시간안에 동기되기 위하여 조절 저항을 사용하였으며 이로 인해 폴, 제로가 가변되어 루프대역폭이 조절된다. 이를 달성하기 위하여 본 발명은 외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 위상주파수검출기; 상기 위상주파수검출기의 출력신호의 위상차 및 주파수 차이를 입력받아 스위칭 동작을 통해 전류의 충방전 동작을 수행하기 위한 전하 펌프; 상기 위상주파수검출기의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부; 상기 필터제어부의 제어를 받아 상기 전하 펌프로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터; 상기 전하 펌프의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기; 및 상기 전압제어발진기의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기를 포함하는 위상동기루프에 있어서, 상기 필터제어부는 상기 위상주파수검출기에서 출력되는 제1 출력신호와 제2 출력신호의 논리상태값이 서로 다른 경우에만 상기 필터의 저항값이 작아지도록 제어함으로써 상기 위상주파수검출기와 상기 필터제어부가 상기 입력주파수와 상기 피드백주파수간의 주파수차가 있으면 상기 필터의 대역폭을 증가시키고, 상기 주파수차가 없으면 상기 필터의 대역폭을 감소시키는 것을 특징으로 한다.

公开(公告)号：KR1020020054108A

公开(公告)日：2002-07-06

申请号：KR1020000082803

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  김홍승 ,  이승윤 ,  강진영

IPC: H01L21/336

CPC classification number: H01L29/66431 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/7782

Abstract: PURPOSE: A germanium silicon modulation doped field effect transistor(MODFET) using a metal-oxide layer gate is provided to improve a linear characteristic of a hetero-junction complementary metal oxide semiconductor(CMOS), by using a hetero junction structure of SiGe/C and SiGe/Si. CONSTITUTION: A buffering thin film made of silicon is grown on a silicon substrate. A SiGe channel layer and a silicon cap layer are formed on the buffering thin film. A low temperature buffer layer and a SiGe buffer layer are grown on the silicon substrate by a low temperature process. A defect caused by lattice mismatch applied from the silicon substrate to an epi layer is artificially formed.

Abstract translation: 目的：提供使用金属氧化物层栅极的锗硅调制掺杂场效应晶体管（MODFET），以通过使用SiGe / C的异质结结构来改善异质结互补金属氧化物半导体（CMOS）的线性特性 和SiGe / Si。 构成：在硅衬底上生长由硅制成的缓冲薄膜。 在缓冲薄膜上形成SiGe沟道层和硅覆盖层。 通过低温工艺在硅衬底上生长低温缓冲层和SiGe缓冲层。 人造地形成从硅衬底施加到外延层的晶格失配引起的缺陷。

公开(公告)号：KR1020010111155A

公开(公告)日：2001-12-17

申请号：KR1020000031315

申请日：2000-06-08

Applicant: 한국전자통신연구원

Inventor： 김영호 ,  이상흥 ,  이흥수 ,  강진영

IPC: H03L7/00

CPC classification number: H03L7/107 ,  H03D13/004 ,  H03L7/0891 ,  H03L7/095 ,  H03L7/18

Abstract: 본 발명은 반도체장치의 위상동기루프에 관한 것으로 고속주파수의 비교 검출능력이 우수하고, 저전력 및 스퓨리어스톤 제거와 위상잡음 및 지터특성을 개선하기 위하여 짧은 데드존(dead zone)영역을 갖는 위상주파수검출기(PFD)를 제공하는데 그 목적이 있다. 또한, 위상동기루프 시스템의 주파수 및 위상이 짧은 시간안에 동기되기 위하여 추가회로 사용없이 주파수가 다른 경우에는 주파수 검출 기능을 강화한 위상동기루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 위상동기루프 시스템에 있어서, 외부로부터의 입력주파수 신호와 위상동기루프의 피드백주파수 신호의 위상과 주파수를 비교하기 위한 위상주파수검출기; 상기 위상주파수검출기의 출력신호의 위상차 및 주파수 차이를 입력받아 충전 동작을 수행하기 위한 전하 펌프; 상기 위상주파수검출기의 출력신호를 입력받아 필터의 저항값을 조절하기 위한 필터제어부; 상기 필터제어부의 제어를 받아 상기 전하 펌프로부터 출력되는 전류신호를 전압신호로 변환하기 위한 필터; 상기 전하 펌프의 변환된 전압신호를 입력받아 주파수로 변환하여 출력하기 위한 전압제어발진기; 및 상기 전압제어발진기의 출력주파수를 입력받아 주파수를 분주하기 위한 분주기를 포함하여 이루어진다.

公开(公告)号：KR1020010038202A

公开(公告)日：2001-05-15

申请号：KR1019990046086

申请日：1999-10-22

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  김홍승 ,  강진영

IPC: H01L21/31

Abstract: PURPOSE: A method of growing a semiconductor thin film is to deposit amorphous silicon dopped high concentration impurity on a natural oxide film and accelerates decomposition of the oxide film with heat treatment, thereby reducing annealing temperature and increasing crystallizing ability and the decomposition of the oxide. CONSTITUTION: An amorphous silicon film(32) dopped high concentration impurity is deposited on a natural oxide(34) film of a substrate. The substrate deposited on the amorphous silicon film is annealed so that the natural oxide film is resolved and mono-crystallized. After mono-crystallizing the amorphous silicon, the annealing temperature is lowered and then a mono-crystalline silicon thin film(33) is deposited. In the depositing process, the amorphous silicon has a thickness of at least 20nm. The depositing process is performed at a temperature of below 500 deg.C. The impurity is an n type or a p type such as B, P, As and Sb. The annealing process is performed for few seconds at a temperature of at least 700 deg.C or more. The impurity is implanted with a concentration of 1x10¬19/cm8-5x10¬22/cm.

Abstract translation: 目的：生长半导体薄膜的方法是在自然氧化膜上沉积非晶硅掺杂的高浓度杂质，并通过热处理加速氧化膜的分解，从而降低退火温度，提高结晶能力和氧化物分解。 构成：将掺杂高浓度杂质的非晶硅膜（32）沉积在衬底的天然氧化物（34）膜上。 将沉积在非晶硅膜上的衬底退火，使得天然氧化物膜被分离并单结晶。 在非晶硅单结晶之后，退火温度降低，然后沉积单晶硅薄膜（33）。 在沉积过程中，非晶硅的厚度至少为20nm。 沉积过程在低于500℃的温度下进行。 杂质是n型或p型，如B，P，As和Sb。 退火处理在至少700℃以上的温度下进行几秒钟。 以1×10 19 / cm 8 -5×10 21 / cm的浓度注入杂质。

公开(公告)号：KR100249786B1

公开(公告)日：2000-03-15

申请号：KR1019970058838

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  남기수 ,  강진영 ,  박문양

IPC: H01L27/08

Abstract: 본 발명은 소오스(source)-게이트(gate)-표류영역(drift region)-드레인(drain)이 수평으로 배치된, 소위 LDMOS(lateral double diffused MOS) 구조를 갖는 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)의 구조에 관한것으로, 고압 소자에 고압 인가시 표류영역과 접하는 드레인 가장자리에서 발생하는 항복전압을 높이기 위하여, 드레인이 기판의 수직방향으로 확장되어 형성되도록, 표류영역의 드레인 형성영역에 트렌치를 형성하고, 이 트렌치의 내부벽면을 따라 소정의 깊이를 갖는 드레인을 형성하였다.
본 발명은 고전압 인가시 소오스에서 드레인을 향하여 기판의 표면을 따라 진행 하는 전자의 충격 이온화를 드레인의 가장자리에서 수직으로 분산시킴으로서 항복전압을 높일 수 있어 고압소자의 동작전압을 향상시킬 수 있다.

公开(公告)号：KR100149434B1

公开(公告)日：1998-10-01

申请号：KR1019940036365

申请日：1994-12-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L29/06

Abstract: 본 발명에서는 컬렉터(2-4)가 절연막(2-3)에 의해 격리가 되므로 종래의 도랑격리와 같은 소자간의 격리공정이 불필요해져 생략가능하고, 에미터, 베이스, 컬렉터의 면적이 거의 같아져서 베이스-컬렉터간의 기생용량 뿐만아니라 에미터-베이스간의 자기 정렬되어 종래의 초자기정렬 장점이 본 발명에도 그대로 있으며, 본 발명에서는 소자격리공정이 제거되므로써 소자의 면적을 더욱 줄일 수 있으며 동시에 공정도 더욱 단순해졌다.

公开(公告)号：KR1019960026469A

公开(公告)日：1996-07-22

申请号：KR1019940035490

申请日：1994-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 조덕호 ,  이수민 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/336

Abstract: 본 발명은 기존의 포토장비에 의하여 정의되는 감광막의 길이보다 게이트의 길이를 약 0.5㎛ 줄이는 방법에 관한 것으로,실리콘 기판(5)위에 제1전도성박막(8) 및 절연막(9)을 연속적으로 도포한 후 게이트 마스크를 사용하여 게이트가 형성될부분을 감광막에 의하여 정의하고, 절연막(9)을 식각하고 측벽절연막(8)위에 선택적으로 제2전도성박막(11)을 성장함과 동시에 노출된 절연막들(9,10)을 선택적으로 식각하고 LDD를 형성한 후 제1전도성박막(8)을 식각하여 게이트를 형성한다.