公开(公告)号：KR1020060061627A

公开(公告)日：2006-06-08

申请号：KR1020040100421

申请日：2004-12-02

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  지홍구 ,  장우진 ,  문재경 ,  김해천

IPC: H01L29/78

CPC classification number: H01L29/66856 ,  H01L29/66462 ,  H01L29/66348

Abstract: 본 발명은 전계효과 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소스-드레인 영역에 오믹금속층을 형성하는 단계와, 상기 결과물의 전체 상부에 절연막 및 다층의 감광막을 형성한 후 상기 오믹금속층 이외의 일측 영역에 최하층의 감광막이 노출되도록 서로 다른 형태의 감광막 패턴을 형성함과 동시에 상기 오믹금속층 이외의 타측 영역에 상기 절연막이 노출되도록 서로 다른 형태의 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 이용하여 노출된 상기 절연막 및 최하층의 감광막 패턴을 동시에 식각하여 상기 기판 및 상기 절연막을 노출시키는 단계와, 노출된 상기 기판에 리세스 공정을 수행한 후 노출된 상기 절연막을 식각하여 상기 기판을 노출시키는 단계와, 상기 기판 상에 서로 다른 식각 깊이를 갖는 게이트 리세스 영역을 형성한 후 소정의 게이트 금속을 증착하고, 상기 감광막 패턴을 제거하는 단계를 제공함으로써, 서로 다른 문턱전압을 가지는 트랜지스터들을 별도의 마스크 패턴 없이 제조할 수 있어 공정 단계를 감소시킬 수 있으며, 제조비용을 감소시킬 뿐만 아니라 반도체 소자의 안정성 및 생산성을 향상시킬 수 있는 효과가 있다.
전계효과 트랜지스터, 문턱전압, 게이트 리세스, 티형 게이트, 도즈, 노광

公开(公告)号：KR1020060054686A

公开(公告)日：2006-05-23

申请号：KR1020040093330

申请日：2004-11-16

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  임종원 ,  장우진 ,  지홍구 ,  안호균 ,  김해천

IPC: H01L21/336

CPC classification number: H01L29/66462 ,  H01L29/7785

Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치

公开(公告)号：KR100582586B1

公开(公告)日：2006-05-23

申请号：KR1020040089452

申请日：2004-11-04

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  안호균 ,  지홍구 ,  장우진 ,  김해천 ,  문재경

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷

公开(公告)号：KR1020060040208A

公开(公告)日：2006-05-10

申请号：KR1020040089452

申请日：2004-11-04

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  안호균 ,  지홍구 ,  장우진 ,  김해천 ,  문재경

IPC: H01L21/336

Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷

公开(公告)号：KR1020060034176A

公开(公告)日：2006-04-21

申请号：KR1020040083335

申请日：2004-10-18

Applicant: 한국전자통신연구원

Inventor： 장우진 ,  지홍구 ,  임종원 ,  안호균 ,  문재경 ,  김해천

IPC: H03F3/20

CPC classification number: H03F3/193 ,  H01P3/081 ,  H03F1/0211 ,  H03F1/56 ,  H03F3/604 ,  H03H7/38

Abstract: 본 발명은 무선 통신 시스템에 사용되는 초고주파 증폭기에 관한 것으로, 고주파 신호를 증폭하기 위한 트랜지스터, 입력단자를 통해 제공되는 고주파 신호를 상기 트랜지스터에 정합시키는 입력 정합회로, 상기 트랜지스터로 바이어스 전압을 제공하는 바이어스 공급부, 상기 트랜지스터에서 증폭된 고주파 신호를 출력단자로 전달하는 출력 정합회로를 포함하며, 상기 입력단자와 상기 입력 정합회로, 그리고 상기 출력 정합회로와 상기 출력단자 사이에 스트립 라인들이 캐패시턴스를 갖도록 구성된 DC 블록 및 RF 정합수단이 각각 구비된다. 금속 스트립 라인들로 구성된 DC 블록 및 RF 정합수단은 유전체의 두께 변화에 관계없이 일정한 캐패시턴스 및 높은 안정도를 가진다.
증폭기, 정합수단, 정합회로, 스트립 라인, 캐패시턴스

公开(公告)号：KR1020040047120A

公开(公告)日：2004-06-05

申请号：KR1020020075214

申请日：2002-11-29

Applicant: 한국전자통신연구원

Inventor： 지홍구 ,  김해천 ,  문재경 ,  조경익

IPC: H01L21/335

Abstract: PURPOSE: A transistor of a semiconductor device is provided to increase the area of a gate and expand a depletion layer occupied by the gate by forming a gate electrode in a gate region wherein the gate electrode has a structure of a phi-type sectional structure and a meander-type planar structure. CONSTITUTION: A source electrode(502a) and a drain electrode(502b) of predetermined patterns come in ohmic contact with the upper portion of a semiconductor substrate(501). A phi-type gate electrode(504) is formed between the source electrode and the drain electrode. The gate electrode is made of a Schottky electrode.

Abstract translation: 目的：提供半导体器件的晶体管以增加栅极的面积并且通过在栅极区域中形成栅极电极而扩展栅极占据的耗尽层，其中栅电极具有phi型截面结构的结构， 曲折型平面结构。 构成：预定图案的源电极（502a）和漏电极（502b）与半导体衬底（501）的上部欧姆接触。 在源电极和漏电极之间形成phi型栅电极（504）。 栅电极由肖特基电极制成。