公开(公告)号：DE102020123485A1

公开(公告)日：2021-04-01

申请号：DE102020123485

申请日：2020-09-09

Applicant: INTEL CORP

Inventor： ELSHERBINI ADEL ,  SWAN JOHANNA ,  LIFF SHAWNA ,  MORROW PATRICK ,  PASDAST GERALD ,  LE VAN

IPC: H01L23/538 ,  H01L21/60 ,  H01L23/50 ,  H01L25/065

Abstract: Ein Verbund-IC-Chip beinhaltet ein Chiplet, das innerhalb von Metallisierungsebenen eines Host-IC-Chips eingebettet ist. Das Chiplet kann eine Vorrichtungsschicht und eine oder mehrere Metallisierungsschichten beinhalten, die passive und/oder aktive Vorrichtungen zu einer Chiplet-Schaltungsanordnung verbinden. Der Host-IC beinhaltet eine Vorrichtungsschicht und eine oder mehrere Metallisierungsschichten, die passive und/oder aktive Vorrichtungen zu einer Chipschaltungsanordnung verbinden. Merkmale einer der Chiplet-Metallisierungsschichten können direkt an Merkmale einer der Host-IC-Metallisierungsschichten gebondet werden, wobei die zwei Schaltungsanordnungen zu einem Verbundschaltungsanordnung verbunden werden. Ein dielektrisches Material kann über dem Chiplet aufgebracht werden. Das Dielektrikum und das Chiplet können mit einem Planarisierungsprozess gedünnt werden, und zusätzliche Metallisierungsschichten, die über dem Chiplet und dem Host-Chip gefertigt sind, um zum Beispiel Erstebenenzwischenverbindungsgrenzflächen zu bilden. Die Verbund-IC-Chipstruktur kann zu einem Gehäuse im Wesentlichen als ein monolithischer IC-Chip zusammengebaut werden.

公开(公告)号：DE112018006816T5

公开(公告)日：2020-10-15

申请号：DE112018006816

申请日：2018-01-10

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  DEWEY GILBERT ,  RACHMADY WILLY ,  MORROW PATRICK ,  MEHANDRU RISHABH

IPC: H01L29/78 ,  H01L21/8238 ,  H01L29/66

Abstract: Eine Integrierte-Schaltungs-Struktur umfasst einen ersten Abschnitt einer unteren Halbleiterfinne, der sich horizontal in einer Längen-Richtung und vertikal in einer Höhen-Richtung erstreckt, einen zweiten Abschnitt der unteren Halbleiterfinne, der sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, eine obere Halbleiterfinne, die sich horizontal in der Längen-Richtung und vertikal in der Höhen-Richtung erstreckt, und eine Isolator-Region, die sich horizontal in der Längen-Richtung erstreckt und den ersten Teil der unteren Halbleiterfinne elektrisch von dem zweiten Teil der unteren Halbleiterfinne isoliert. Die Isolator-Region erstreckt sich ferner vertikal in der Höhen-Richtung in vertikaler Ausrichtung mit der oberen Halbleiterfinne. Die Isolator-Region umfasst zumindest eines von einem Isolatormaterial und einem Luftzwischenraum. Bei einem Ausführungsbeispiel ist die obere Halbleiterfinne einem Transistor zugeordnet, und die Isolator-Region ist in vertikaler Ausrichtung mit einer Gate-Elektrode des Transistors.

公开(公告)号：DE112017008331T5

公开(公告)日：2020-09-03

申请号：DE112017008331

申请日：2017-12-27

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  PHAN ANH ,  MORROW PATRICK ,  BOJARSKI STEPHANIE A

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/66 ,  H01L29/78

Abstract: Eine integrierte Schaltungsstruktur umfasst eine untere Bauelementschicht, die eine erste Struktur umfasst, die einen ersten Satz von Transistorfinnen und einen ersten Satz von Kontaktmetallisierung umfasst. Eine obere Bauelementschicht ist auf die untere Bauelementschicht gebondet, wobei die obere Bauelementschicht eine zweite Struktur umfasst, die einen zweiten Satz von Transistorfinnen und einen zweiten Satz von Kontaktmetallisierung umfasst. Zumindest eine Leistungsisolationswand erstreckt sich von einer Oberseite der oberen Bauelementschicht zu der Unterseite der unteren Bauelementschicht, wobei die Leistungsisolationswand mit einem leitfähigen Material gefüllt ist derart, dass Leistung zwischen Transistorbauelementen auf der oberen Bauelementschicht und der unteren Bauelementschicht geroutet wird.

公开(公告)号：DE102020104398A1

公开(公告)日：2020-08-20

申请号：DE102020104398

申请日：2020-02-19

Applicant: INTEL CORP

Inventor： LILAK AARON ,  DEWEY GILBERT ,  RACHMADY WILLY ,  MEHANDRU RISHABH ,  MANNEBACH EHREN ,  HUANG CHENG-YING ,  PHAN ANH ,  MORROW PATRICK ,  JUN KIMIN

IPC: H01L27/092 ,  H01L23/522

Abstract: Hier sind gestapelte Transistoren mit einem Dielektrikum zwischen den Kanalmaterialien, sowie mit diesen zusammenhängende Verfahren und Vorrichtungen offenbart. Bei manchen Ausführungsformen kann eine Integrierter-Schaltkreis-Struktur gestapelte Lagen von Transistoren beinhalten, wobei sich ein dielektrisches Material zwischen Kanalmaterialien angrenzender Lagen befindet und das dielektrische Material von einem Gate-Dielektrikum umgeben ist.

公开(公告)号：DE102020102814A1

公开(公告)日：2020-08-13

申请号：DE102020102814

申请日：2020-02-04

Applicant: INTEL CORP

Inventor： LILAK AARON D ,  MANNEBACH EHREN ,  PHAN ANH ,  SCHENKER RICHARD ,  BOJARSKI STEPHANIE A ,  RACHMADY WILLY ,  MORROW PATRICK ,  BIELEFELD JEFFERY ,  DEWEY GILBERT ,  YOO HUI JAE ,  KABIR NAFEES

IPC: H01L23/535 ,  H01L21/768 ,  H01L27/088 ,  H01L29/78

Abstract: Bei einigen Ausführungsbeispielen wird eine Halbleiterbauelementstruktur durch Verwendung eines winkligen Ätzens gebildet, um Material zu entfernen, um einen Abschnitt eines benachbarten Leiters freizulegen. Der beim Entfernen des Materials gebildete Raum kann dann während der Bildung eines Kontaktes oder einer anderen leitfähigen Struktur (z.B. und Zwischenverbindung) mit einem leitfähigen Material gefüllt werden. Auf diese Weise füllt die Kontaktbildung auch den Raum, um einen winkligen lokalen Zwischenverbindungs-Abschnitt zu bilden, der benachbarte Strukturen verbindet (z.B. einen Source-/Drain-Kontakt mit einem benachbarten Source-/Drain-Kontakt, einen Source-/Drain-Kontakt mit einem benachbarten Gate-Kontakt, einen Source-/Drain-Kontakt mit einem benachbarten Leiter auf Bauelementebene, der ebenfalls mit einem Gate-/Source-/Drain-Kontakt verbunden ist). Bei anderen Ausführungsbeispielen stellt eine Zwischenverbindungsstruktur, die hierin als ein „Jogged-Via“ bezeichnet wird, eine elektrische Verbindung von lateral benachbarten peripheren Oberflächen leitfähiger Strukturen her, die nicht koaxial oder konzentrisch zueinander ausgerichtet sind.

公开(公告)号：DE112015006959T5

公开(公告)日：2018-06-07

申请号：DE112015006959

申请日：2015-09-24

Applicant: INTEL CORP

Inventor： MORROW PATRICK ,  KOBRINSKY MAURO J ,  JUN KIMIN ,  SON IL-SEOK ,  FISCHER PAUL B

IPC: H01L29/78 ,  H01L21/336

Abstract: Verfahren zum Bilden von selbstausgerichteten Kontaktstrukturen für mikroelektronische Vorrichtungen und dadurch gebildete Strukturen sind beschrieben. Eine Ausführungsform beinhaltet das Bilden eines Grabens in einer Source/Drain-Region einer Transistorvorrichtung, die in einer Vorrichtungsschicht angeordnet ist, wobei sich die Vorrichtungsschicht auf einem Substrat befindet, Bilden eines Füllmaterials in dem Graben, Bilden eines Source/Drain-Materials auf dem Füllmaterial, Bilden eines ersten Source/Drain-Kontakts auf einer ersten Seite des Source/Drain-Materials und dann Bilden eines zweiten Source/Drain-Kontakts auf einer zweiten Seite des Source/Drain-Materials.

公开(公告)号：DE112014000546T5

公开(公告)日：2015-12-17

申请号：DE112014000546

申请日：2014-03-13

Applicant: INTEL CORP

Inventor： NELSON DON ,  WEBB CLAIR M ,  JUN KIMIN ,  SON IL-SEOK ,  MORROW PATRICK

IPC: H01L23/48 ,  H01L23/12

Abstract: Verfahren zum Bilden mikroelektronischer Verschaltungen unter Vorrichtungsstrukturen werden beschrieben. Diese Verfahren und Strukturen können enthalten, eine Vorrichtungsschicht in einem ersten Substrat zu bilden, mindestens eine Führungsschicht in einem zweiten Substrat zu bilden und dann das erste Substrat an das zweite Substrat zu koppeln, wobei das erste Substrat an das zweite Substrat gebunden wird.

公开(公告)号：IN3251DEN2012A

公开(公告)日：2015-10-23

申请号：IN3251DEN2012

申请日：2012-04-16

Applicant: INTEL CORP

Inventor： MA QING ,  HU CHUAN ,  MORROW PATRICK

IPC: H01L23/485

Abstract: Disclosed are embodiments of a substrate for an integrated circuit (IC) device. The substrate includes a core comprised of two or more discrete glass layers that have been bonded together. A separate bonding layer may be disposed between adjacent glass layers to couple these layers together. The substrate may also include build-up structures on opposing sides of the multi-layer glass core, or perhaps on one side of the core. Electrically conductive terminals may be formed on both sides of the substrate, and an IC die may be coupled with the terminals on one side of the substrate. The terminals on the opposing side may be coupled with a next-level component, such as a circuit board. One or more conductors extend through the multi-layer glass core, and one or more of the conductors may be electrically coupled with the build-up structures disposed over the core. Other embodiments are described and claimed.

公开(公告)号：GB2488265B

公开(公告)日：2014-04-30

申请号：GB201208343

申请日：2010-11-01

Applicant: INTEL CORP

Inventor： MA QING ,  HU CHUAN ,  MORROW PATRICK

IPC: H01L23/485 ,  H05K3/46

Abstract: Disclosed are embodiments of a substrate for an integrated circuit (IC) device. The substrate includes a core comprised of two or more discrete glass layers that have been bonded together. A separate bonding layer may be disposed between adjacent glass layers to couple these layers together. The substrate may also include build-up structures on opposing sides of the multi-layer glass core, or perhaps on one side of the core. Electrically conductive terminals may be formed on both sides of the substrate, and an IC die may be coupled with the terminals on one side of the substrate. The terminals on the opposing side may be coupled with a next-level component, such as a circuit board. One or more conductors extend through the multi-layer glass core, and one or more of the conductors may be electrically coupled with the build-up structures disposed over the core. Other embodiments are described and claimed.

公开(公告)号：DE60036410T2

公开(公告)日：2008-05-29

申请号：DE60036410

申请日：2000-11-27

Applicant: INTEL CORP

Inventor： MURTHY ANAND S ,  CHAU ROBERT S ,  MORROW PATRICK ,  MCFADDEN ROBERT S

IPC: H01L29/06 ,  H01L21/3065 ,  H01L21/336

Abstract: A microelectronic structure includes at least one source/drain terminal of a first conductivity type that is partially isolated from a region of semiconductor material of a second conductivity type. In a further aspect of the invention, a process for forming a microelectronic structure, such as a MOSFET, having at least one source/drain terminal of a first conductivity type that is partially isolated from a region of semiconductor material of a second conductivity type includes forming a recess having a surface, forming a dielectric material over a portion of the surface of the recess, and back-filling the recess to from a source/drain terminal.