公开(公告)号：KR1020080091536A

公开(公告)日：2008-10-14

申请号：KR1020070034492

申请日：2007-04-09

Applicant: 인하대학교 산학협력단

Inventor： 원태영 ,  김영규 ,  양승수 ,  박순열

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/06 ,  H03M2201/62 ,  H03M2201/814 ,  H03M2201/932

Abstract: A DAC using partial randomization is provided to increase an operation speed of the DAC by reducing glitch energy by randomly selecting a current source and a significant data signal line. A DAC(Digital to Analog Converter) includes plural decoding layers having respective current sources. When the current source is randomly selected, glitch energy is decreased. The number of layers is determined for a layout size of the DAC and the reduction of the glitch energy. The number of layers is optimized according to the bit number of the DAC, so that the linearity of the DAC is guaranteed. Random signals required for the respective layers are obtained from a linear feedback shift register(LFSR).

Abstract translation: 提供使用部分随机化的DAC以通过随机选择电流源和有效数据信号线来减少毛刺能量来增加DAC的操作速度。 DAC（数模转换器）包括具有各自电流源的多个解码层。 当电流源随机选择时，毛刺能量下降。 针对DAC的布局尺寸和毛刺能量的减少确定层数。 根据DAC的位数优化层数，从而保证DAC的线性度。 从线性反馈移位寄存器（LFSR）获得各层所需的随机信号。

公开(公告)号：KR1020080024905A

公开(公告)日：2008-03-19

申请号：KR1020060089656

申请日：2006-09-15

Applicant: 삼성전자주식회사

Inventor： 김광호

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M7/165 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/932

Abstract: A thermometer decoder is provided to decrease a size of the thermometer decoder by removing input signal decoders from respective output cells. A lower bit decoder(410) decodes lower half bits of an input signal and outputs lower bit signals. An upper bit decoder(430) decodes upper half bits of the input signal and outputs upper bit signals. A decoder(450) includes plural decoder stages having a predetermined number of output cells. One of the output cells decodes the input signal and outputs decoded output signals. The output cells in the decoder stage do not include separate input signal decoders. The output cell receives one of the lower bit signals, one of the upper bit signals, and the output signal from a next output cell, and combines the received signals to generate the output signal.

Abstract translation: 提供了一种温度计解码器，通过从相应的输出单元去除输入信号解码器来减小温度计解码器的尺寸。 低位解码器（410）解码输入信号的下半位，并输出低位信号。 高位解码器（430）解码输入信号的上半位并输出高位信号。 解码器（450）包括具有预定数量的输出单元的多个解码器级。 其中一个输出单元解码输入信号并输出​​解码的输出信号。 解码器级中的输出单元不包括单独的输入信号解码器。 输出单元从下一个输出单元接收一个低位信号，一个高位信号和一个输出信号，并组合接收的信号以产生输出信号。

公开(公告)号：KR1020080017175A

公开(公告)日：2008-02-26

申请号：KR1020060078990

申请日：2006-08-21

Applicant: 삼성전기주식회사

Inventor： 김선홍

IPC: H03M3/02 ,  H03M3/00

CPC classification number: H03M3/458 ,  H03M3/39 ,  H03M2201/6107 ,  H03M2201/932

Abstract: An analog to digital converter having a fast conversion function is provided to synchronize each operation signals of an analog to digital converter to perform a fast conversion operation. An analog to digital converter(100) having a fast conversion function includes an integrating unit(110) storing an analog signal and a feedback analog signal according to a plurality of switching signals. The integrating unit integrates the stored analog signal. A quantizing unit(120) quantizes an analog signal integrated in the integrating unit to a digital signal with a plurality of bits. A data weighted averaging unit(130) averages the digital signal applied from the quantizing unit through a multi-step bit shifting process according to a predetermined reference signal. A first register(140) converts a current level of the digital signal applied from the data weighted averaging unit to a predetermined current level according to the predetermined reference signal. A digital to analog converter(150) converts the digital signal applied from the first register to the feedback analog signal according to the switching signal.

Abstract translation: 提供具有快速转换功能的模数转换器，以使模数转换器的每个操作信号同步以进行快速转换操作。 具有快速转换功能的模数转换器（100）包括根据多个切换信号存储模拟信号和反馈模拟信号的积分单元（110）。 积分单元集成存储的模拟信号。 量化单元（120）将积分单元中积分的模拟信号量化为具有多个位的数字信号。 数据加权平均单元（130）根据预定的参考信号对通过多步位移位处理从量化单元施加的数字信号进行平均。 第一寄存器（140）根据预定的参考信号将从数据加权平均单元施加的数字信号的当前电平转换为预定电流电平。 数模转换器（150）根据切换信号将从第一寄存器施加的数字信号转换为反馈模拟信号。

公开(公告)号：KR1020070048540A

公开(公告)日：2007-05-09

申请号：KR1020050105729

申请日：2005-11-05

Applicant: 삼성전자주식회사

Inventor： 장일권 ,  전용원

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/62 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 저항 스트링 디지털-아날로그 컨버터와 커패시터 디지털-아날로그 컨버터를 결합하는 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 개시된다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버는 M+N 비트의 디지털 데이터를 수신하여 아날로그 전압으로 변환하는 디지털-아날로그 컨버팅 드라이버로서 제 1 변환부, 제 2 변환부 및 아날로그 전압 출력부를 구비한다. 제 1 변환부는 상기 디지털 데이터의 연속되는 M 비트 값을 제 1 전압으로 변환한다. 제 2 변환부는 상기 디지털 데이터의 연속되는 N 비트 값을 제 2 전압으로 변환한다. 아날로그 전압 출력부는 상기 제 1 전압과 제 2 전압을 가산하여 상기 아날로그 전압으로서 출력한다. 상기 제 1 전압의 출력 범위와 상기 제 2 전압의 출력 범위는 다르다. 본 발명의 실시예에 따른 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 컨버팅 방법 의하면, 안정적인 저항 스트링 컨버터와 면적 효율성이 뛰어난 커패시터 컨버터를 결합한 새로운 구조의 디지털-아날로그 컨버팅 드라이버에 의하여 컨버팅을 수행함으로써 디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그 칸버팅 방법의 안정성과 면적 효율성을 극대화시킬 수 있는 장점이 있다.
저항 스트링 컨버터, 커패시터 컨버터, 버퍼, 컨버팅

公开(公告)号：KR1020070021059A

公开(公告)日：2007-02-22

申请号：KR1020060076652

申请日：2006-08-14

Applicant: 엡슨 이미징 디바이스 가부시키가이샤

Inventor： 호리바따히로유끼

IPC: H03M1/66 ,  G02F1/133

CPC classification number: H03M1/66 ,  G02F1/133 ,  G09G5/006 ,  H03M2201/814 ,  H03M2201/8152 ,  H03M2201/932

Abstract: 본 발명은 용량비를 이용한 디지털 아날로그 변환을 정확하게 행하기 위한 것이다. 0비트째의 데이터는, 충전 제어 트랜지스터(420-0)를 통하여, 캐패시터(430-0)에 공급되고, 1비트째의 데이터는, 충전 제어 트랜지스터(420-1)를 통하여, 캐패시터(430-1)에 공급되며, 2비트째의 데이터는, 충전 제어 트랜지스터(420-2)를 통하여, 캐패시터(430-2)에 공급된다. 그리고, 용량비가 1:2:4로 설정된 캐패시터(430-0, 430-1, 430-2)에 대응하여, 충전 제어 트랜지스터(420-0, 420-1, 420-2)의 트랜지스터를 1:2:4로 설정한다. 이것에 의해, 캐패시터(430-0, 430-1, 430-2)에의 충전을 마찬가지의 조건에서 행할 수 있다.
비디오 라인, 스위치, 수평 전송 레지스터, 앰프, 캐패시터, 트랜지스터, 아날로그 비디오 데이터, 수평 주사 라인

Abstract translation: 本发明用于使用容量比精确地执行数字 - 模拟转换。 第0位数据通过充电控制晶体管420-0提供给电容器430-0，第1位数据提供给电容器430- 1，并且第二位数据通过充电控制晶体管420-2被提供给电容器430-2。 然后，将充电控制晶体管420-0,420-1和420-2的晶体管设置为1:2，对应于电容比被设置为1的电容器430-0,430-1和430-2。 2：4。 因此，电容器430-0,430-1和430-2可以在相同条件下充电。

公开(公告)号：KR1020060014488A

公开(公告)日：2006-02-16

申请号：KR1020040063039

申请日：2004-08-11

Applicant: 삼성전자주식회사

Inventor： 이광희

IPC: H03M1/76

CPC classification number: H03M1/76 ,  H03M2201/30 ,  H03M2201/6107 ,  H03M2201/718 ,  H03M2201/814 ,  H03M2201/932

Abstract: 폴링 타임(falling time)을 감소시킬 수 있는 디지털/아날로그 변환기의 최종 출력단의 스위치 구동회로가 개시된다. 본 발명에 의한 스위치 구동회로는 클록 신호에 응답하여 비반전 입력 신호를 제어하는 제1 모스 트랜지스터, 클록 신호에 응답하여 반전 입력 신호를 제어하는 제2 모스 트랜지스터, 비반전 입력 신호를 반전 출력하여 제1 차동입력신호를 출력하는 제1 씨모스 인버터, 반전 입력 신호를 반전 출력하여 제2 차동입력신호를 출력하는 제2 씨모스 인버터, 제1 및 제2 차동입력신호들을 래치하여 제1 및 제2 래치출력신호를 생성하는 제1 래치 및 비반전 및 반전 입력 신호를 래치하여 제3 및 제4 래치출력신호를 생성하는 제2 래치를 구비한 것을 특징으로 한다.

公开(公告)号：KR1020040006128A

公开(公告)日：2004-01-24

申请号：KR1020020039664

申请日：2002-07-09

Applicant: 주식회사 티엘아이

Inventor： 이승훈 ,  문정웅

IPC: H03M1/12

CPC classification number: H03M1/1245 ,  H03M1/361 ,  H03M2201/62 ,  H03M2201/932

Abstract: PURPOSE: A subranging analog-to-digital converter is provided to reduce the number of switches and supplying lines to half by only one MUX, thereby reducing the overall layout area by 20%. CONSTITUTION: A subranging analog-to-digital converter(ADC) includes a sample holder(205), a reference voltage generator(210), an upper comparator(220), an upper encoder(270), an absolute value selection logic unit(230), a MUX(240), a lower comparator(260) and a lower encoder(280). The subranging ADC converts an analog signal inputted from outside into a digital signal having a predetermined number of bits. Each of the comparators in the lower comparator(260) compares the sampling voltage difference with one selected among the lower reference voltage difference and the complementary lower reference voltage difference having a sign opposite to the lower reference voltage difference.

Abstract translation: 目的：提供一个子系统模数转换器，以减少交换机的数量，并将线路提供给只有一个MUX的一半，从而将总体布局面积减少20％。 构成：子阵列模数转换器（ADC）包括一个样本保持器（205），一个参考电压发生器（210），一个上部比较器（220），一个上部编码器（270），一个绝对值选择逻辑单元 230），MUX（240），下比较器（260）和下编码器（280）。 子范围ADC将从外部输入的模拟信号转换成具有预定位数的数字信号。 下比较器（260）中的每个比较器将采样电压差与下参考电压差和具有与较低参考电压差相反的符号的互补下参考电压差中选择的一个进行比较。

公开(公告)号：KR1020000074467A

公开(公告)日：2000-12-15

申请号：KR1019990018439

申请日：1999-05-21

Applicant: 에스케이하이닉스 주식회사

Inventor： 김병두

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/194 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/8132 ,  H03M2201/932

Abstract: PURPOSE: A digital-analog converter used for an LCD driver is provided to minimize time delay and line resistance of data signal lines to improve the efficiency of a system. CONSTITUTION: A digital-analog converter used for an LCD driver includes a controller(100) for receiving data signals(D0,D1) to generate control signals(C1-C4), a controller(110) for receiving data signals(D2,D3) to generate control signals(C5-C8), an inverter(120) for inverting the eight control signals, and a selector(130) for receiving high power supply voltages(VH0-VH15) having different voltage levels to selectively output them according to the fifth to eighth control signals. The digital-analog converter also includes a selector(140) for power supply voltages(VL0-VL15) having different voltage levels to selectively output them according to the first to fourth control signals, and a selector(150) for accepting the output signals of the two selectors to selectively output them as output signals(POUT,NOUT) according to the output signal of the inverter.

Abstract translation: 目的：提供用于LCD驱动器的数模转换器，以最小化数据信号线的延时和线路电阻，从而提高系统的效率。 构成：用于LCD驱动器的数模转换器包括用于接收数据信号（D0，D1）以产生控制信号（C1-C4）的控制器（100），用于接收数据信号（D2，D3）的控制器 ）产生控制信号（C5-C8），用于反转八个控制信号的反相器（120），以及用于接收具有不同电压电平的高电源电压（VH0-VH15）的选择器（130），以根据 第五到第八控制信号。 数模转换器还包括用于具有不同电压电平的电源电压（VL0-VL15）的选择器（140），以根据第一至第四控制信号选择性地输出它们;以及选择器（150），用于接收 两个选择器根据变频器的输出信号选择性地输出它们作为输出信号（POUT，NOUT）。

公开(公告)号：KR1020000009810A

公开(公告)日：2000-02-15

申请号：KR1019980030447

申请日：1998-07-28

Applicant: 삼성전자주식회사

Inventor： 손일영

IPC: H03M1/36

CPC classification number: H03M1/0818 ,  H03M1/124 ,  H03M2201/814 ,  H03M2201/932

Abstract: PURPOSE: Analog-to-digital converter having a CMOS comparator reduces noises generated by a clock. CONSTITUTION: A first input terminal receives a first input signal(INPUT1). A second input terminal receives a second input signal(INPUT2). A first node generates a first output signal. A second node generates a second output signal. A first input circuit(10) receives a first input signal from the first input terminal. A second input circuit(20) receives a second input signal from the second input terminal. A reset transistor performs a conversion between the tracking mode and the sampling mode. A first latch circuit(50) is connected among a power voltage and the first and second nodes, and amplifies first and second output signals. A second latch circuit(60) is connected among the first and second nodes and the reset transistor. A bias circuit(40) provides a current. An output circuit(INV11,INV12) outputs first and second output signals amplified by the first and second latch circuits. The reset transistor receives a clock signal at its own gate, a source and drain of which are connected between the bias circuits. Thereby, the DAC's performance drop caused by a clock noise can be prevented.

Abstract translation: 目的：具有CMOS比较器的模数转换器可减少时钟产生的噪声。 构成：第一输入端接收第一输入信号（INPUT1）。 第二输入端子接收第二输入信号（INPUT2）。 第一节点产生第一输出信号。 第二节点产生第二输出信号。 第一输入电路（10）从第一输入端子接收第一输入信号。 第二输入电路（20）从第二输入端子接收第二输入信号。 复位晶体管执行跟踪模式和采样模式之间的转换。 第一锁存电路（50）连接在电源电压和第一和第二节点之间，并放大第一和第二输出信号。 在第一和第二节点和复位晶体管之间连接第二锁存电路（60）。 偏置电路（40）提供电流。 输出电路（INV11，INV12）输出由第一和第二锁存电路放大的第一和第二输出信号。 复位晶体管在其自身的栅极接收时钟信号，其源极和漏极连接在偏置电路之间。 因此，可以防止由时钟噪声引起的DAC的性能下降。