公开(公告)号：KR100505675B1

公开(公告)日：2005-08-03

申请号：KR1020030012326

申请日：2003-02-27

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정정희 ,  정용국 ,  오세훈 ,  권대진 ,  유차영

IPC: H01L21/8242

CPC classification number: H01L21/02068 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/91

Abstract: 전극 표면에 대한 다단계 습식 처리 과정을 도입한 커패시터 제조 방법을 제공한다. 본 발명의 일 관점에 의한 방법은, 커패시터의 하부 금속 전극을 형성하고, 하부 금속 전극 표면에 원하지 않게 존재할 수 있는 표면 산화층을 제거하기 위해 불산(HF) 또는/및 랄(LAL)을 포함하는 식각액으로제1습식 처리하고, 제1습식 처리 단계에 사용되는 식각액과 다른 식각액을 사용하여 원하지 않게 존재할 수 있는 표면 유기물을 제거하기 위해서 황산(H
2 SO
4 ) 또는 오존수를 포함하는 식각액으로 제2습식 처리한다. 하부 금속 전극 상에 고유전 물질로 유전막을 형성하고, 상부 금속 전극을 형성하여 커패시터를 완성한다.

公开(公告)号：KR100493022B1

公开(公告)日：2005-06-07

申请号：KR1020020040093

申请日：2002-07-10

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  박문한 ,  권대진

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/022 ,  H01L21/02238 ,  H01L21/02326 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/31612 ,  H01L21/32105 ,  H01L27/115 ,  H01L29/66833

Abstract: 본 발명의 불휘발성 메모리 소자의 제조 방법은 SONOS 구조를 갖는 불휘발성 메모리 소자를 제조하는 방법으로서, 전하 트랩층으로서의 실리콘 질화막과 컨트롤 게이트 전극으로서의 폴리실리콘막이 전기적으로 절연되는 구조를 만드는 방법이다. 먼저 반도체 기판상에 터널링층 및 전하 트랩층으로서의 실리콘 산화막-실리콘 질화막 패턴을 형성한다. 다음에 산소(O
2 ) 가스, 오존(O
3 ) 가스나 또는 아산화질소(N
2 O) 가스를 수소(H
2 ) 가스와 함께 제공하여 500-1150℃의 온도 및 1-760 torr의 압력에서 산소 래디컬(O
* )를 발생시키거나 플라즈마를 이용하여 산소 래디컬을 발생시켜, 산소 래디컬(O
* )이 노출된 실리콘 질화막 패턴의 상측 및 측부 표면 및 반도체 기판의 노출 표면과 반응하도록 하는 래디컬 산화 공정을 수행하여, 실리콘 질화막 패턴의 상부 및 측면상에 차폐층으로서의 실리콘 질화 산화막과, 반도체 기판의 노출 표면상에 게이트 절연막을 형성한다. 그리고 실리콘 질화 산화막 및 게이트 절연막 위에 컨트롤 게이트 전극을 형성한다.

公开(公告)号：KR1020050049000A

公开(公告)日：2005-05-25

申请号：KR1020030082763

申请日：2003-11-20

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  원석준 ,  송민우 ,  권대진 ,  김원홍

IPC: H01L27/04

Abstract: 혼합막을 채택하는 아날로그 커패시터 및 그것을 제조하는 방법이 개시된다. 상기 아날로그 커패시터는 하부전극, 상기 하부 전극 상부에 위치하는 상부전극 및 상기 하부 전극과 상기 상부전극 사이에 개재된 혼합막을 포함한다. 상기 혼합막은 서로 반대의 전압효율(VCC) 특성을 갖는 유전막들의 혼합막이다. 이에 따라, 상기 아날로그 커패시터의 VCC 특성을 최적화할 수 있다.

公开(公告)号：KR1020050028749A

公开(公告)日：2005-03-23

申请号：KR1020030065273

申请日：2003-09-19

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진 ,  송민우 ,  김원홍

IPC: H01L21/8242

Abstract: A semiconductor device having a capacitor of a multi-layer structure is provided to prevent a driving ability from being deteriorated by generation of a leakage current by maximizing the area of a capacitor while using a given design rule. A lower interconnection(150) is formed on a semiconductor substrate. The lower interconnection and the substrate are covered with a lower interlayer dielectric(200). At least one capacitor hole penetrates the lower interlayer dielectric to expose the lower interconnection. The exposed lower interconnection and the sidewall of the capacitor hole are covered with a cylindrical lower electrode. The lower interlayer dielectric in the vicinity of the lower electrode and the capacitor hole is covered with a cylindrical lower dielectric layer pattern. The lower dielectric layer pattern is covered with a cylindrical middle electrode body formed in the capacitor hole. The lower dielectric layer pattern on the lower interlayer dielectric is covered with a middle electrode extension part extended from the middle electrode body. The middle electrode body is covered with a cylindrical upper dielectric layer pattern. The upper dielectric layer pattern is covered with a cylindrical upper electrode. An upper interlayer dielectric(290) is formed on the substrate having the upper electrode. The first upper interconnection(320) is disposed on the upper interlayer dielectric, electrically connected to the lower interconnection and the upper electrode. The second upper interconnection(325) is disposed on the upper interlayer dielectric, electrically connected to the middle electrode extension part.

Abstract translation: 提供具有多层结构的电容器的半导体器件，以防止通过在使用给定的设计规则时使电容器的面积最大化而产生漏电流来降低驱动能力。 在半导体衬底上形成下互连（150）。 下部互连和衬底被下部层间电介质（200）覆盖。 至少一个电容器孔穿透下部层间电介质以暴露下部互连。 暴露的下互连和电容器孔的侧壁被圆柱形下电极覆盖。 下部电极和电容器孔附近的下部层间电介质被圆筒状的下部电介质层图案覆盖。 下电介质层图案被形成在电容器孔中的圆筒形中间电极体覆盖。 下层间电介质上的下介电层图案被从中间电极体延伸的中间电极延伸部分覆盖。 中间电极体覆盖有圆柱形上部电介质层图案。 上电介质层图案被圆柱形上电极覆盖。 在具有上电极的基板上形成上层间电介质（290）。 第一上互连（320）设置在上层间电介质上，电连接到下互连和上电极。 第二上互连（325）设置在上层间电介质上，电连接到中间电极延伸部分。

公开(公告)号：KR100450685B1

公开(公告)日：2004-10-01

申请号：KR1020020075693

申请日：2002-11-30

Applicant: 삼성전자주식회사

Inventor： 정용국 ,  윤명근 ,  원석준 ,  권대진

IPC: H01L21/8242

CPC classification number: H01L27/10852 ,  H01L21/02175 ,  H01L21/02183 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/0228 ,  H01L21/02337 ,  H01L21/3141 ,  H01L21/31637 ,  H01L27/10817 ,  H01L28/40 ,  H01L28/56 ,  H01L28/90

Abstract: In a method of manufacturing a capacitor of a semiconductor device and an apparatus therefor, dielectric layers are deposited using only a source gas without a reactant gas and a curing process is performed a single time. As a result, process simplification, yield improvement, and equipment simplification are achieved. In a stand-alone memory or an embedded memory, the step coverage is enhanced and oxidation of a storage node contact plug is prevented. Also, in an analog capacitor, an RF capacitor, or a high-voltage capacitor, which uses thicker dielectric layers than the stand-alone capacitor or the embedded capacitor, the manufacturing process is greatly simplified.

Abstract translation: 在制造半导体器件的电容器的方法及其装置中，仅使用源气而不使用反应气体来沉积电介质层，并且固化过程一次执行。 结果，实现了工艺简化，产量提高和设备简化。 在独立存储器或嵌入式存储器中，台阶覆盖范围得到增强，并防止了存储节点接触塞的氧化。 而且，在使用比独立电容器或嵌入式电容器更厚的介电层的模拟电容器，RF电容器或高压电容器中，制造工艺被大大简化。

公开(公告)号：KR1020040067056A

公开(公告)日：2004-07-30

申请号：KR1020030004015

申请日：2003-01-21

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  권대진 ,  정용국

IPC: H01L27/04

Abstract: PURPOSE: A MIM capacitor and a fabricating method thereof are provided to prevent a contact error between the first mold layer and a bottom electrode by using a conductive compound including a heat resistant metal. CONSTITUTION: A bottom electrode(18) of a dual layer is formed by depositing a conductive compound including a heat resistant metal and a platinum metal on a semiconductor substrate. A dielectric layer(22) is formed by depositing a high dielectric constant material on the bottom electrode of the dual layer. A top electrode(24) is formed by depositing the platinum metal on the dielectric layer. The conductive compound including the heat resistant metal is formed with one selected from a group including TiN, TiSiN, TiAIN, and TaN.

Abstract translation: 目的：提供MIM电容器及其制造方法，以通过使用包含耐热金属的导电化合物来防止第一模具层和底部电极之间的接触误差。 构成：通过在半导体衬底上沉积包括耐热金属和铂金属的导电化合物，形成双层的底部电极（18）。 通过在双层的底部电极上沉​​积高介电常数材料形成电介质层（22）。 通过在介电层上沉积铂金属形成顶部电极（24）。 含有耐热金属的导电性化合物由选自TiN，TiSiN，TiAlN和TaN的一种形成。

公开(公告)号：KR1020040066262A

公开(公告)日：2004-07-27

申请号：KR1020030003263

申请日：2003-01-17

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정용국 ,  권대진

IPC: H01L27/04

Abstract: PURPOSE: A method for fabricating a capacitor of a semiconductor memory device is provided to stabilize an electrical characteristic and extend the lifetime of a product by stably growing a dielectric layer on the tilted etch surface of the second insulation layer such that the dielectric layer is formed in the corner between a lower electrode and an electrode layer that confront each other. CONSTITUTION: The first insulation layer(14) is interposed between a lower electrode(10) and the first metal interconnection(12) to planarize the upper part so that a lower layer is formed. The second insulation layer(30) and the third insulation layer(32) are sequentially stacked on the lower layer. An electrode formation region is etched to form a trench. A wet etch process is performed on the trench to make the second insulation layer formed of a tilted etch surface at the edge of the trench such that the second insulation layer has etch selectivity as compared with the third insulation layer. The first dielectric layer and the first electrode layer are deposited on the third insulation layer including the trench with the tilted etch surface of the second insulation layer.

Abstract translation: 目的：提供一种用于制造半导体存储器件的电容器的方法，以通过在第二绝缘层的倾斜蚀刻表面上稳定地生长介电层来稳定电特性并延长产品的寿命，使得形成介电层 在彼此面对的下电极和电极层之间的角落中。 构成：第一绝缘层（14）介于下电极（10）和第一金属互连（12）之间，以平坦化上部，从而形成下层。 第二绝缘层（30）和第三绝缘层（32）依次堆叠在下层。 蚀刻电极形成区域以形成沟槽。 在沟槽上进行湿蚀刻工艺，以使第二绝缘层在沟槽的边缘处由倾斜的蚀刻表面形成，使得第二绝缘层与第三绝缘层相比具有蚀刻选择性。 第一电介质层和第一电极层沉积在包括具有第二绝缘层的倾斜蚀刻表面的沟槽的第三绝缘层上。

公开(公告)号：KR1020040005516A

公开(公告)日：2004-01-16

申请号：KR1020020040093

申请日：2002-07-10

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  박문한 ,  권대진

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/022 ,  H01L21/02238 ,  H01L21/02326 ,  H01L21/28282 ,  H01L21/3144 ,  H01L21/31612 ,  H01L21/32105 ,  H01L27/115 ,  H01L29/66833

Abstract: PURPOSE: A method for fabricating a non-volatile memory(NVM) device with a silicon-oxide-nitride-oxide-silicon(SONOS) structure is provided to prevent electrical connection between a silicon nitride layer as a charge trap layer and a polysilicon layer as a control gate electrode by oxidizing the upper and side surfaces of the silicon nitride. CONSTITUTION: A silicon oxide pattern(213) as a tunneling layer and a silicon nitride pattern(215) as a silicon nitride pattern are formed on a semiconductor substrate(200). An oxide process is performed to form the silicon oxynitride layer(219) as a shielding layer on the upper and side surfaces of the silicon nitride pattern and to form a gate insulation layer on the exposed surface of the semiconductor substrate. The control gate electrode is formed on the silicon oxynitride layer and the gate insulation layer.

Abstract translation: 目的：提供一种用于制造具有氧化硅 - 氮化物 - 氧化物 - 硅（SONOS）结构的非易失性存储器（NVM）器件的方法，以防止作为电荷陷阱层的氮化硅层和多晶硅层之间的电连接 作为通过氧化氮化硅的上表面和侧表面的控制栅电极。 构成：在半导体衬底（200）上形成作为隧穿层的氧化硅图案（213）和作为氮化硅图案的氮化硅图案（215）。 进行氧化处理以在氮化硅图案的上表面和侧表面上形成作为屏蔽层的氮氧化硅层（219），并在半导体衬底的暴露表面上形成栅极绝缘层。 控制栅电极形成在氧氮化硅层和栅极绝缘层上。