公开(公告)号：KR101610826B1

公开(公告)日：2016-04-11

申请号：KR1020090023264

申请日：2009-03-18

Applicant: 삼성전자주식회사

Inventor： 정승식 ,  정정희 ,  김영진 ,  남석우 ,  임한진 ,  윤경렬

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10852 ,  H01L27/10814 ,  H01L28/91

Abstract: 커패시터전극의표면오염을방지할수 있는반도체장치의형성방법을제공한다. 기판상에하부전극막을형성한다. 상기하부전극막에표면산화막을형성한다. 상기하부전극막을부분적으로제거하여하부전극을형성한다. 상기표면산화막을제거하여상기하부전극을노출한다. 상기하부전극상에커패시터유전막을형성한다. 상기커패시터유전막상에상부전극을형성한다.

公开(公告)号：KR100712521B1

公开(公告)日：2007-04-30

申请号：KR1020050069139

申请日：2005-07-28

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  이종철 ,  최재형 ,  최정식 ,  오세훈 ,  유차영

IPC: H01L21/8242

CPC classification number: H01L21/02181 ,  H01L21/02178 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/3142 ,  H01L21/3162 ,  H01L21/31645 ,  H01L28/91

Abstract: 본 발명은 금속-절연체-금속(Metal-insulator-metal: MIM) 커패시터의 제조 방법을 개시한다. 본 발명에 따른 MIM 커패시터의 제조 방법은 반도체 기판상에 콘택 플러그를 구비하는 층간 절연막을 형성하는 단계, 상기 층간 절연막 상에 식각 정지막을 형성하는 단계, 상기 식각 정지막 상에 상기 콘택 플러그를 노출시키는 개구부를 포함하는 몰드막을 형성하는 단계, 상기 개구부의 측면 및 저면에 하부 전극용 제 1 도전막을 형성하는 단계, 상기 제 1 도전막 상에 감광막을 형성하는 단계, 상기 제 1 도전막으로부터 노드 분리된 하부 전극을 형성하는 단계, 상기 몰드막 및 상기 감광막을 제거하는 단계, 상기 하부 전극 상에 복합 유전막을 형성하는 단계, 및 상기 복합 유전막 상에 제 2 도전막을 형성하여 상부 전극을 완성하는 단계를 포함한다. 상기 복합 유전막은 산화하프늄(HfO
2 ) 유전막 및 산화알루미늄(Al
2 O
3 ) 유전막으로 형성되며, 산화하프늄 유전막은 20Å 초과 50Å 미만의 두께를 갖는다. 산화알루미늄 유전막은 소정의 커패시터의 용량을 얻기 위해 설정된 등가 산화 유전막(Toex)의 실두께에서 상기 산화하프늄 유전막의 두께를 뺀 두께로 형성된다.
금속-절연체-금속 커패시터, 하프늄 산화막

公开(公告)号：KR1020070030613A

公开(公告)日：2007-03-16

申请号：KR1020050085402

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 김대익 ,  정정희 ,  최진기 ,  이우성 ,  김승범 ,  조영승

IPC: H01L21/8242 ,  H01L27/04

Abstract: 금속 실리사이드의 표면적을 이용한 스토리지 노드를 갖는 디램 셀들을 제공한다. 이 디램 셀들은 주어진 디자인 룰을 가지고 스토리지 노드의 표면적을 증가시킬 수 있는 방안을 제공한다. 이를 위해서, 반도체 기판 상에 매립 층간절연막 및 층간분리막이 차례로 배치된다. 상기 매립 층간절연막 및 층간분리막은 제 1 및 제 2 스토리지 노드들을 둘러싼다. 상기 제 2 스토리지 노드는 제 1 스토리지 노드의 하부측을 감싼다. 상기 제 1 스토리지 노드는 원통형이며 그리고 측벽에 굴곡을 갖는다.
디램 셀, 스토리지 노드, 층간절연막, 굴곡.

公开(公告)号：KR1020070030434A

公开(公告)日：2007-03-16

申请号：KR1020050085082

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  김대옥 ,  강성호 ,  서종범 ,  이태종 ,  오세훈

IPC: H01L27/108

CPC classification number: H01L21/022 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/0228 ,  H01L28/40

Abstract: 쓰루풋이 증가한 유전막 구조물 형성 방법 및 이를 이용한 커패시터 형성 방법에 있어서, 배치 타입의 챔버 내에 다수의 반도체 기판을 로딩하고, 상기 챔버 내에서 상기 다수의 반도체 기판 상에 금속 산화물로 이루어지는 제1 유전막을 형성한다. 이어서, 상기 다수의 반도체 기판에 각각 형성된 제2 유전막 상에 누설 전류를 감소시키기 위한 제2 유전막을 형성한다. 이로써, 제1 유전막 및 제2 유전막으로 이루어진 유전막 구조물을 형성할 수 있다. 상기 유전막 구조물을 배치 타입의 챔버 내에서 형성됨으로써, 쓰루풋이 증가하며 공정을 수행하는데 소요되는 비용을 감소시킬 수 있다.

公开(公告)号：KR1020070020717A

公开(公告)日：2007-02-22

申请号：KR1020050074915

申请日：2005-08-16

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김영선 ,  정정희 ,  윤경렬 ,  최재형 ,  임기빈

IPC: H01L21/8242

CPC classification number: H01G4/10 ,  H01G4/33 ,  Y10T29/435

Abstract: 본 발명은 커패시터 및 그 제조방법에 관한 것이다. 본 발명에 따른 커패시터는, 하부전극 상에 전처리막을 구비하므로 유전막과의 반응이 억제되어 커패시터 특성 열화를 방지할 수 있다. 그리고, 유전막은 적어도 일부가 질화 또는 산화된 것이므로, 누설전류 증가를 억제할 수 있어 고집적 디램에 적용할 수 있다. 본 발명에 따른 커패시터 제조방법에서는 배치 타입(batch type) 장비 안에서 유전막 형성 전/후의 플라즈마 처리를 유전막 형성 단계와 연속적으로 진행하므로, 플라즈마 처리와 유전막 증착 사이의 정체 시간이 웨이퍼별로 달라질 우려가 전혀 없다. 따라서, 웨이퍼간의 막질 특성에서 변동이 적은 커패시터를 제조할 수 있다. 그리고, 배치 타입 장비를 이용하므로 생산성이 현저히 향상되는 효과가 있다.

Abstract translation: 本发明涉及一种电容器及其制造方法。 根据本发明的电容器在下电极上具有预处理膜，从而可以抑制与电介质膜的反应并且可以防止电容器特性的劣化。 由于电介质膜的至少一部分被氮化或氧化，所以可以抑制漏电流的增加，并且本发明可以应用于高度集成的DRAM。 由于电容器产生的间歇式（分批式）的进展形成前/在后工序设备根据连续的发明和电介质层形成工序中的等离子处理的电介质膜，就没有可能使等离子体处理和所述介电层沉积之间的保留时间取决于在晶片上 。 因此，可以制造晶片间膜质量波动小的电容器。 另外，由于使用间歇式设备，生产率显着提高。

公开(公告)号：KR100576081B1

公开(公告)日：2006-05-03

申请号：KR1020050008625

申请日：2005-01-31

Applicant: 삼성전자주식회사

Inventor： 정숙진 ,  정정희 ,  이종철 ,  김진용 ,  김성태 ,  김영선 ,  이광희 ,  정은애 ,  권종완 ,  유차영 ,  임한진 ,  남갑진

IPC: H01L27/115 ,  H01L21/31 ,  H01L27/04

公开(公告)号：KR1020060019491A

公开(公告)日：2006-03-03

申请号：KR1020050000996

申请日：2005-01-05

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김영선 ,  유차영 ,  정정희 ,  정은애 ,  김성태

IPC: H01L27/04 ,  H01L21/8242

CPC classification number: H01L28/75 ,  H01L21/02175 ,  H01L21/02183 ,  H01L21/02186 ,  H01L21/0228 ,  H01L21/28556 ,  H01L21/32053 ,  H01L28/91

Abstract: 금속 질화막을 하부전극으로 채택하는 엠아이엠 캐패시터 제조 방법들을 제공한다. 상기 방법들은 반도체 기판 상에 절연막을 형성하는 것을 구비한다. 상기 절연막 상에 금속 소스 가스 및 질화 가스를 공급하여 금속 질화물을 증착한다. 상기 금속 질화물 상에 질소를 함유하는 플러싱 가스를 공급하여 질화 반응(nitridation) 을 강화시킨다(enhance). 상기 금속 소스 가스 및 상기 질화 가스의 공급과 아울러서 상기 플러싱 가스의 공급을 적어도 1회 번갈아가면서 반복적으로 수행하여 금속 질화막을 형성한다.
질화 플러싱, 몰딩막, 하부 전극, 습식 식각, SFD, CVD

公开(公告)号：KR100471163B1

公开(公告)日：2005-03-09

申请号：KR1020020013720

申请日：2002-03-14

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  김영선 ,  최한메 ,  이윤정

IPC: H01L21/8242

CPC classification number: H01L28/57 ,  H01L21/76802

Abstract: 커패시터들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 하부전극, 유전체막 및 상부전극으로 구성된 커패시터를 형성하는 것을 구비한다. 커패시터를 갖는 반도체기판 상에 상부 층간절연막을 형성하고, 상부 층간절연막을 패터닝하여 상부전극의 소정영역을 노출시키는 콘택홀을 형성한다. 콘택홀에 의해 노출된 상부전극을 환원시키어 상부전극 내의 과잉산소원자들을 제거한다.

公开(公告)号：KR1020040082511A

公开(公告)日：2004-09-30

申请号：KR1020030017074

申请日：2003-03-19

Applicant: 삼성전자주식회사

Inventor： 정정희 ,  최재형 ,  이윤정 ,  임한진

IPC: H01L27/108

CPC classification number: H01L28/40 ,  H01L21/31604 ,  H01L21/31645 ,  H01L21/32051 ,  H01L23/5223 ,  H01L28/56 ,  H01L28/65 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor memory device is provided to prevent oxygen from penetrating a tantalum oxide layer by interposing a titanium oxide layer between the tantalum oxide layer and an upper electrode. CONSTITUTION: A semiconductor substrate(100) is prepared. A lower electrode(110) is formed on the semiconductor substrate. A dielectric layer is formed on the lower electrode. An upper electrode made of noble metal is formed on the dielectric layer. A barrier layer is interposed between the dielectric layer and the upper electrode. The barrier layer is a titanium oxide layer(130). The dielectric layer may be a tantalum oxide layer(120) or a hafnium oxide layer. The titanium oxide layer has a thickness of 10-50 angstrom.

Abstract translation: 目的：提供半导体存储器件以通过在氧化钽层和上电极之间插入氧化钛层来防止氧穿透氧化钽层。 构成：制备半导体衬底（100）。 在半导体衬底上形成下电极（110）。 电介质层形成在下电极上。 在电介质层上形成由贵金属制成的上电极。 阻挡层介于电介质层和上电极之间。 阻挡层是氧化钛层（130）。 电介质层可以是氧化钽层（120）或氧化铪层。 氧化钛层的厚度为10〜50埃。

公开(公告)号：KR1020040076978A

公开(公告)日：2004-09-04

申请号：KR1020030012326

申请日：2003-02-27

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정정희 ,  정용국 ,  오세훈 ,  권대진 ,  유차영

IPC: H01L21/8242

CPC classification number: H01L21/02068 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/91

Abstract: PURPOSE: A capacitor fabrication method using a multistep wet-etch process for a surface of an electrode is provided to improve an interface characteristic between a bottom metal electrode and a dielectric layer by performing the multistep wet-etch process. CONSTITUTION: A bottom metal electrode of a capacitor is formed(1310). The first wet-etch process for a surface of the bottom metal electrode is performed to remove an undesired surface oxide layer from the surface of the bottom metal electrode(1320). The second wet-etch process for the surface of the bottom metal electrode is performed to remove undesired surface organic materials from the surface of the bottom metal electrode(1330,1340). A dielectric layer is formed on the bottom metal electrode(1350). A top metal electrode is formed on the dielectric layer.

Abstract translation: 目的：提供使用电极表面的多步湿蚀刻工艺的电容器制造方法，以通过执行多步湿蚀刻工艺来改善底部金属电极和电介质层之间的界面特性。 构成：形成电容器的底部金属电极（1310）。 执行用于底部金属电极的表面的第一湿法蚀刻工艺以从底部金属电极（1320）的表面去除不期望的表面氧化物层。 执行用于底部金属电极表面的第二次湿蚀刻工艺以从底部金属电极的表面去除不期望的表面有机材料（1330,1340）。 在底部金属电极（1350）上形成介电层。 在电介质层上形成顶部金属电极。