公开(公告)号：KR101927691B1

公开(公告)日：2018-12-12

申请号：KR1020120085784

申请日：2012-08-06

Applicant: 삼성전자주식회사

Inventor： 이길호 ,  김기준 ,  박세웅

IPC: H01L27/115 ,  H01L21/8247

Abstract: 주변 영역의 비트 라인의 두께를 증가시킴과 동시에, 상기 비트 라인 하부에 배치되는 게이트 패턴과의 단락 마진(short margin)을 확보할 수 있는 비휘발성 메모리 소자 제보 방법을 제공하는 것이다. 상기 비휘발성 메모리 소자 제조 방법은 기판 상의 제1 영역에 트랜지스터를 형성하고, 상기 트랜지스터와 연결되는 컨택을 형성하고, 상기 기판의 제2 영역 상에 2차원적으로 배치된 메모리 셀을 형성하고, 상기 콘택과 상기 정보 저장부를 덮는 정지막과 층간 절연막을 순차적으로 형성하고, 상기 콘택 상에 상기 정지막을 노출시키는 제1 트렌치로서, 상기 제1 트렌치의 하면은 상기 정보 저장부의 하면보다 낮게 형성되고, 상기 정지막을 관통하여 상기 콘택을 노출시키는 제2 트렌치를 형성하는 것을 포함한다.

公开(公告)号：KR101586380B1

公开(公告)日：2016-01-19

申请号：KR1020100028011

申请日：2010-03-29

Applicant: 삼성전자주식회사

Inventor： 김기준

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L43/08 ,  B82Y25/00 ,  B82Y40/00 ,  H01F10/3263 ,  H01F41/307 ,  H01L43/10

Abstract: 자기메모리소자및 그형성방법을제공한다. 기판상에제 1 자성도전층을제공하고, 제 1 자성도전층상에제 1 금속원소(element) 및제 1 비금속원소를포함하는제 1 터널배리어층을제공하고, 제 1 터널배리어층상에제 2 자성도전층을제공한다. 제 1 금속원소의핵스핀양자수가 0이아닌동위원소의함량은자연상태보다낮다.

公开(公告)号：KR1020140052731A

公开(公告)日：2014-05-07

申请号：KR1020120119210

申请日：2012-10-25

Applicant: 삼성전자주식회사

Inventor： 이길호 ,  박세웅 ,  김기준

IPC: H01L21/28

CPC classification number: H01L21/7681 ,  H01L21/76804 ,  H01L21/76808 ,  H01L21/76816 ,  H01L21/76843 ,  H01L21/76879 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: In a method of manufacturing a semiconductor device, an interlayer dielectric is formed on a substrate. A first trench is formed by partly removing the interlayer dielectric. A mask layer which has a first thickness from the bottom of the first trench is formed by burying the first trench. The sidewall of the first trench is partly exposed by partly etching the mask layer. A part which is adjacent to the exposed sidewall forms a mask which has a second thickness which is thinner than the first thickness. The interlayer dielectric is partly removed by using the mask as an etch mask to form a second trench which is connected to the first trench. A conductive pattern which buries the first trench and the second trench is formed.

Abstract translation: 在制造半导体器件的方法中，在衬底上形成层间电介质。 通过部分去除层间电介质形成第一沟槽。 通过掩埋第一沟槽来形成具有从第一沟槽的底部开始的第一厚度的掩模层。 通过部分蚀刻掩模层来部分地暴露第一沟槽的侧壁。 与暴露的侧壁相邻的部分形成具有比第一厚度更薄的第二厚度的掩模。 通过使用掩模作为蚀刻掩模来部分去除层间电介质，以形成连接到第一沟槽的第二沟槽。 形成埋设第一沟槽和第二沟槽的导电图案。

公开(公告)号：KR1020140038193A

公开(公告)日：2014-03-28

申请号：KR1020120104617

申请日：2012-09-20

Applicant: 삼성전자주식회사

Inventor： 김기준 ,  고관협

IPC: G11C11/15 ,  H01L27/115 ,  H01L21/8247

CPC classification number: G11C11/161 ,  G11C11/15 ,  H01L27/222 ,  H01L43/08 ,  H01L43/12

Abstract: A magnetic device comprises a first magnetization layer, a second magnetization layer, a first tunneling barrier layer disposed between the first magnetization layer and the second magnetization layer and having first thickness, and a first insulating part disposed in a side of the first tunneling barrier layer and having thickness greater than the first thickness.

Abstract translation: 磁性装置包括第一磁化层，第二磁化层，设置在第一磁化层和第二磁化层之间并具有第一厚度的第一隧道势垒层，以及设置在第一隧穿势垒层的一侧的第一绝缘部分 并且具有大于第一厚度的厚度。

公开(公告)号：KR1020130099494A

公开(公告)日：2013-09-06

申请号：KR1020120021056

申请日：2012-02-29

Applicant: 삼성전자주식회사

Inventor： 이길호 ,  김기준 ,  박세웅

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L43/12 ,  H01L27/10888 ,  H01L27/222 ,  H01L27/228 ,  H01L29/82

Abstract: PURPOSE: A data storage device and a manufacturing method thereof are provided to prevent the degradation of a data storage unit due to a high temperature process. CONSTITUTION: A substrate includes a cell region and a peripheral circuit region. A data storage unit is located on the cell region. First bit lines (151) are connected to the data storage unit. First contacts (121) are connected to a peripheral transistor on the peripheral circuit region. Second bit lines (153) are arranged on the first contacts and are connected to the first contacts. The bottom of the second bit line is lower than the bottom of the data storage unit.

Abstract translation: 目的：提供数据存储装置及其制造方法，以防止由于高温处理引起的数据存储单元的劣化。 构成：衬底包括单元区域和外围电路区域。 数据存储单元位于单元区域上。 第一位线（151）连接到数据存储单元。 第一触点（121）连接到外围电路区域上的外围晶体管。 第二位线（153）布置在第一触点上并连接到第一触点。 第二位线的底部低于数据存储单元的底部。

公开(公告)号：KR1020090068817A

公开(公告)日：2009-06-29

申请号：KR1020070136585

申请日：2007-12-24

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 김철규 ,  남성욱 ,  김기준 ,  강윤호 ,  이태연 ,  김기범 ,  권민호 ,  이동복

IPC: G11C13/02 ,  G11C5/14

CPC classification number: G11C13/0038 ,  G11C5/14 ,  G11C7/20 ,  G11C13/0004

Abstract: An operation method of the phase change memory device is provided, which recovers the phase-change layer to the steady-state by authorizing the treatment voltage greater than the reset voltage to the phase-change layer. An operation method of the phase change memory device authorizes the treatment voltage which is greater than the reset voltage to the phase-change layer. The authentication hour of the treatment voltage is longer than the authentication hour of the reset voltage. The intensity of the treatment voltage is 1.1 times or greater of the reset voltage. The authentication hour of the treatment voltage is one micro-second or greater. The treatment voltage is one pulse voltage. The treatment voltage comprises two or more pulse voltages which are consecutively applied.

Abstract translation: 提供了相变存储器件的操作方法，通过授权处理电压大于相变层的复位电压，将相变层恢复到稳态。 相变存储器件的操作方法授权处理电压大于相变层的复位电压。 处理电压的认证时间长于复位电压的认证时间。 处理电压的强度是复位电压的1.1倍以上。 治疗电压的认证时间为1微秒或更大。 处理电压为一脉冲电压。 处理电压包括连续施加的两个或更多个脉冲电压。

公开(公告)号：KR1020080040238A

公开(公告)日：2008-05-08

申请号：KR1020060107929

申请日：2006-11-02

Applicant: 삼성전자주식회사

Inventor： 강윤호 ,  와완기다니엘 ,  우티그마티아스 ,  김기준 ,  서동석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: C01B19/007 ,  C01P2002/52 ,  C01P2006/33 ,  C01P2006/34 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141 ,  G11C13/0004

Abstract: A phase change material doped with Se and a PRAM comprising the same are provided to secure thermal stability at the temperature of 160 °C and more. A first and second impurity regions(S1,D1) doped with an n type impurity are defined on a substrate(40) of a p type. A gate insulating layer(42) and a gate electrode(44) are sequentially laminated on the semiconductor substrate between the first and second impurity regions. A first interlayer dielectric(46) is formed on the substrate. A contact hole is formed to expose the first impurity region. The first contact plug is filled with a conductive plug(50). A lower electrode is formed to cover the exposed part of the conductive plug. A second interlayer dielectric(62) is formed to cover the lower electrode. A via hole(h2) is formed to expose the lower electrode. The via hole is filled with a lower electrode contact layer(64). A phase change layer(66) is formed to cover the exposed part of the lower electrode contact layer. An upper electrode(68) is formed on the phase change layer.

Abstract translation: 提供了掺杂有Se的相变材料和包含其的PRAM以确保在160℃以上的温度下的热稳定性。 掺杂有n型杂质的第一和第二杂质区（S1，D1）限定在p型衬底（40）上。 在第一和第二杂质区之间的半导体衬底上依次层叠栅极绝缘层（42）和栅电极（44）。 在基板上形成第一层间电介质（46）。 形成接触孔以露出第一杂质区。 第一接触插塞填充有导电插塞（50）。 形成下电极以覆盖导电插头的暴露部分。 形成第二层间电介质（62）以覆盖下电极。 通孔（h2）形成为露出下电极。 通孔填充有下电极接触层（64）。 形成相变层66以覆盖下部电极接触层的暴露部分。 在相变层上形成上电极（68）。

公开(公告)号：KR1020080035212A

公开(公告)日：2008-04-23

申请号：KR1020060101570

申请日：2006-10-18

Applicant: 삼성전자주식회사

Inventor： 강윤호 ,  김기준 ,  서동석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1666 ,  H01L21/67063

Abstract: A phase change memory device having a broad contact area between a lower electrode contact layer and a phase change layer is provided to avoid a contact defect like delamination between a lower electrode contact layer and a phase change layer in a repetitive writing operation by increasing a contact area between the lower electrode contact layer and the phase change layer. A phase change memory device includes a storage node and a switching device connected to a lower electrode contact layer(60) filled in a via hole(58), wherein the storage node includes the lower electrode contact layer, a phase change layer(62) and an upper electrode layer. The lower electrode contact layer has a protrusion part(60a) protruding to the phase change layer. The protrusion part can be extended to the circumference of the via hole. The switching device can be a transistor or a diode.

Abstract translation: 提供具有下电极接触层和相变层之间的宽接触面积的相变存储器件，以通过增加接触来避免在重复写入操作中的下电极接触层和相变层之间的分层接触缺陷 下电极接触层和相变层之间的区域。 相变存储器件包括存储节点和连接到填充在通孔（58）中的下电极接触层（60）的开关器件，其中存储节点包括下电极接触层，相变层（62） 和上电极层。 下部电极接触层具有向相变层突出的突出部（60a）。 突起部分可以延伸到通孔的圆周。 开关器件可以是晶体管或二极管。

公开(公告)号：KR100757875B1

公开(公告)日：2007-09-11

申请号：KR1020060018463

申请日：2006-02-24

Applicant: 삼성전자주식회사

Inventor： 김기준

IPC: H04L12/24

Abstract: 본 발명은 네트워크의 성능 데이터를 수집하는 네트워크 관리 장치 및 방법에 관한 것으로, 관리대상이 되는 네트워크 장치로부터의 성능 데이터 수집이 실패한 경우, 해당 네트워크 장치로부터의 성능 데이터 수집을 재시도함으로써 네트워크 장치의 성능 데이터와 네트워크 관리 장치의 성능 데이터간의 불일치가 발생하는 것을 방지할 수 있다.

公开(公告)号：KR100604912B1

公开(公告)日：2006-07-28

申请号：KR1020040085091

申请日：2004-10-23

Applicant: 삼성전자주식회사

Inventor： 김기준

IPC: G09G3/36

CPC classification number: G09G3/3688 ,  G09G2310/0291 ,  G09G2310/08

Abstract: 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있는 액정 표시 장치의 소스 드라이버가 제공된다. 소스 드라이버는 다수의 출력 회로들을 포함하고, 각각의 출력 회로들은 출력 버퍼 및 스위치를 포함한다. 출력 버퍼는 아날로그 영상 신호를 증폭하고, 스위치는 제어 신호의 활성화에 응답하여, 출력 버퍼에 의해 증폭된 아날로그 영상 신호를 출력 타이밍이 조절된 소스 라인 구동 신호로서 출력한다. 소스 드라이버는 출력 회로의 스위치를 제어하는 제어 신호의 지연 시간을 조절할 수 있으므로 소스 라인 구동 신호의 출력 타이밍을 조절할 수 있다.