칩인 카드에 의한 사용방지 기능을 가진 퍼스널 컴퓨터의 카드 리드/라이트 콘트롤러
    61.
    发明授权
    칩인 카드에 의한 사용방지 기능을 가진 퍼스널 컴퓨터의 카드 리드/라이트 콘트롤러 失效
    个人计算机的读卡器/写入控制器与非法使用预防性操作的卡片

    公开(公告)号:KR100160685B1

    公开(公告)日:1998-12-15

    申请号:KR1019950007585

    申请日:1995-03-31

    Inventor: 김영민

    Abstract: 본 발명의 카드 리드/라이트 콘트롤러는 카드에 사용되는 전원전압을 공급하기 위한 전원전압 발생부; 카드에 초기 클럭신호를 공급하기 위한 클럭발생부; 호스트 제어부와 버스인터페이스를 위한 버스인터페이스부; 호스트 제어부와 시리얼 데이터 통신을 위한 시리얼 포트; 부팅 제어프로그램이 저장된 부트롬; 데이터를 저장하기 위한 공유램; 및 검출스위치로부터 발생되는 검출신호에 응답하여 표시램프의 점소등을 제어하고 인터럽트신호를 발생하며 리세트신호를 발생하고 카드에 전송되는 데이터와 카드로부터 수신되는 데이터가 동일한지를 체크하여 다른 경우에만 카드로부터 수신되는 데이터로 인식하여 버퍼링하는 중앙처리부를 구비하는 것을 특징으로 한다.
    따라서, 본 발명에서는 카드와 신호전달의 신뢰성을 보다 향상시킬 수 있다.

    반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템
    65.
    发明公开
    반도체 장치의 테스트 보드 및 이를 포함하는 테스트 시스템 审中-实审
    包括半导体器件的测试板和测试系统

    公开(公告)号:KR1020170073172A

    公开(公告)日:2017-06-28

    申请号:KR1020150181754

    申请日:2015-12-18

    CPC classification number: G01R31/002 G01R1/0416

    Abstract: 반도체장치의테스트보드및 이를포함하는테스트시스템이제공된다. 상기반도체장치의테스트보드는, 기판, 상기기판상에형성되는실장패드로, 제1 핀과제2 핀을포함하는반도체칩이실장되는실장패드, 상기기판상에상기실장패드와이격되어배치되고, 상기기판상에배치된패턴에의하여상기반도체칩과전기적으로연결되는테스트핀 그룹을포함하되, 상기테스트핀 그룹은상기제1 핀과전기적으로연결되는제1 테스트핀과, 상기제2 핀과전기적으로연결되는제2 테스트핀을포함하고, 상기제1 핀과상기제2 핀은제1 전압이인가되고, 상기제2 테스트핀에는스트레스신호가인가된다.

    Abstract translation: 提供了半导体器件的测试板和包括该测试板的测试系统。 所述半导体器件的测试板包括:衬底;形成在所述衬底上的安装焊盘,所述安装焊盘包括具有第二管脚和第二管脚的半导体芯片,所述安装焊盘与所述安装焊盘分隔开; 以及通过设置在所述基板上的图案电连接到所述半导体芯片的测试管脚组,其中所述测试管脚组包括:第一测试管脚,电连接到所述第一管脚; 并且第二测试引脚连接到第二测试引脚,其中第一电压被施加到第一引脚和第二引脚,并且应力信号被施加到第二测试引脚。

    필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치
    66.
    发明公开
    필름형 반도체 패키지 및 이를 포함하는 디스플레이 장치 审中-实审
    薄膜型半导体封装和包括其的显示装置

    公开(公告)号:KR1020170071031A

    公开(公告)日:2017-06-23

    申请号:KR1020150178879

    申请日:2015-12-15

    Abstract: 필름형반도체패키지(film-type semiconductor package)는반도체집적회로및 더미(dummy) 금속패턴을포함한다. 반도체집적회로는필름(film) 상에형성되고, 정전기방전(Electrostatic Discharge; ESD) 보호회로를포함한다. 더미금속패턴은반도체집적회로의정상동작과무관하게필름상에형성되고, 필름상에형성되는제1 배선을통해반도체집적회로에포함되는 ESD 보호회로에전기적으로연결된다.

    Abstract translation: 薄膜型半导体封装包括半导体集成电路和伪金属图案。 半导体集成电路形成在膜上并且包括静电放电(ESD)保护电路。 不管半导体集成电路的正常操作如何,都在薄膜上形成虚拟金属图案,并且通过形成在薄膜上的第一布线电连接到包括在半导体集成电路中的ESD保护电路。

    인쇄 회로 기판
    68.
    发明公开
    인쇄 회로 기판 审中-实审
    印刷电路板

    公开(公告)号:KR1020170019543A

    公开(公告)日:2017-02-22

    申请号:KR1020150113232

    申请日:2015-08-11

    Abstract: 본발명은인쇄회로기판에관한것이다. 본발명의인쇄회로기판은교대로적층되는절연층들및 패턴층들을포함한다. 인쇄회로기판은반도체패키지들이실장되는장치영역들및 장치영역들의주변의주변영역으로분할된다. 각장치영역과주변영역의경계면에인접한위치에서패턴층들중 적어도하나의패턴층에정전기방전패턴이제공된다.

    Abstract translation: 公开了一种印刷电路板。 印刷电路板包括交替堆叠的多个绝缘层和多个图案层。印刷电路板包括多个装配区域,半导体封装件安装在该区域上以及与该区域相邻的外围区域。 静电放电图案位于多个图案层中的各图案层中,并且设置在多个器件区域的各个器件区域与周边区域之间的边界区域。

    반도체 소자
    70.
    发明公开
    반도체 소자 审中-实审
    半导体器件

    公开(公告)号:KR1020150095048A

    公开(公告)日:2015-08-20

    申请号:KR1020140016099

    申请日:2014-02-12

    Abstract: 반도체 소자를 제공한다. 이 반도체 소자는 활성 영역을 갖는 반도체 기판을 포함한다. 상기 활성 영역을 가로지르는 게이트 트렌치가 배치된다. 상기 게이트 트렌치 양 옆의 상기 활성 영역 내에 제1 및 제2 소스/드레인 영역들이 배치된다. 상기 게이트 트렌치 내에 게이트 전극이 배치된다. 상기 게이트 전극과 상기 활성 영역 사이에 게이트 유전 막이 배치된다. 상기 게이트 전극 상에 그리고 상기 게이트 트렌치 내에 응력 패턴이 배치된다. 상기 응력 패턴은 실리콘 질화물 보다 낮은 잔류 응력(residual stress)을 갖는다.

    Abstract translation: 本发明提供一种半导体器件。 半导体器件包括具有活性区的半导体衬底。 设置穿过活动区域的栅极沟槽。 第一和第二源极/漏极区域设置在栅极沟槽两侧的有源区域内。 栅电极设置在栅极沟槽内。 栅电介质层设置在栅电极和有源区之间。 应力图案设置在栅极电极和栅极沟槽内。 应力模式具有比氮化硅更低的残余应力。

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