公开(公告)号：KR100510467B1

公开(公告)日：2005-10-24

申请号：KR1019980016994

申请日：1998-05-12

Applicant: 삼성전자주식회사

Inventor： 홍영기 ,  손홍성 ,  송재인

IPC: H01L21/28

Abstract: 커패시터의 하부 전극 표면에 HSG(Hemispherical Grain)를 형성하기 전에 하부 전극 표면을 습식 세정할 때 웨이퍼상에 물반점이 형성되는 것을 방지하는 커패시터 하부 전극 형성 방법에 관하여 개시한다. 본 발명에서는 웨이퍼상의 칩 영역 및 그 주위의 외곽 영역 전면에 도전층을 형성하고, 상기 도전층 위에 포토레지스트막을 형성하고, 상기 포토레지스트막중 상기 칩 영역에서 하부 전극 형성에 필요한 부분만을 노출시키는 레티클을 사용하여 상기 포토레지스트막을 부분적으로 노광시키고, 상기 부분적으로 노광된 포토레지스트막중 칩 영역을 제외한 외곽 부분을 전면적으로 노출시키는 레티클을 사용하여 상기 포토레지스트막중 외곽 부분을 노광시키고, 상기 노광된 포토레지스트막을 현상하여 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 외곽 부분에는 상기 도전층이 남아있지 않은 상태로 상기 칩 영역에 하부 전극 패턴을 형성한다.

公开(公告)号：KR100275754B1

公开(公告)日：2000-12-15

申请号：KR1019980055041

申请日：1998-12-15

Applicant: 삼성전자주식회사

Inventor： 박천용 ,  손홍성 ,  송재인 ,  하헌재 ,  홍영기

IPC: H01L21/8232

CPC classification number: H01L28/84 ,  H01L21/02052 ,  H01L21/31111 ,  H01L21/31133 ,  H01L21/32137

Abstract: PURPOSE: A method for a preprocess prior to an HSG(HemiSpheric Grain) formation process of a lower electrode of a capacitor is provided to remove efficiently an etching residue by performing an ashing process and a cleaning process. CONSTITUTION: A lower electrode pattern is formed by depositing and etching a material layer(100). A polymer of a sidewall of the lower electrode pattern is removed by the first ashing process(110). A photoresist pattern is removed by the second ashing process(112). An etching damage layer and a native oxide layer are removed by the third ashing process(114). An etching residue is removed by an H2SO4 strip process(120). The first cleaning process is performed by using an APM(130). The second cleaning process is performed by using the APM(140). The third cleaning process is performed by using the APM(150). The native oxide layer is removed by a wet etching process(160). An HSG is formed by performing a thermal process(170).

Abstract translation: 目的：提供一种用于在电容器的下电极的HSG（HemiSpheric Grain）形成过程之前的预处理方法，以通过执行灰化处理和清洁处理来有效地去除蚀刻残留物。 构成：通过沉积和蚀刻材料层（100）形成下部电极图案。 通过第一灰化处理（110）去除下部电极图案的侧壁的聚合物。 通过第二灰化处理（112）去除光刻胶图案。 通过第三灰化过程（114）去除蚀刻损伤层和自然氧化物层。 通过H2SO4剥离法（120）除去蚀刻残留物。 通过使用APM（130）来执行第一清洁处理。 通过使用APM（140）进行第二清洗处理。 通过使用APM（150）进行第三清洗处理。 通过湿蚀刻工艺（160）除去天然氧化物层。 通过进行热处理（170）形成HSG。

公开(公告)号：KR1020000018499A

公开(公告)日：2000-04-06

申请号：KR1019980036103

申请日：1998-09-02

Applicant: 삼성전자주식회사

Inventor： 이금주 ,  손홍성 ,  송재인 ,  강대근

IPC: H01L21/31

Abstract: PURPOSE: A trench isolation method is provided to improve trench isolation properties and prevent a gate poly stringer by preventing a recess phenomenon of an oxidation preventing layer. CONSTITUTION: A pad oxide(32) and an active nitride(34) are sequentially formed on a semiconductor substrate(30). A trench(38) is formed by etching the active nitride, the pad oxide and the semiconductor substrate using a trench mask(36), and then a portion of the active nitride(34) formed at both sides of the trench(38) is removed by wet etching. A thermal oxide(42), an oxidation preventing nitride(44) and an HTO(hot thermal oxide) layer(46) are sequentially formed on the resultant structure. At this time, since the area of the active nitride(34) is reduced, the surface area of the insulating layers(44,46) is increased. Thereby, a recess of the oxidation preventing nitride(44) and the HTO layer(46) is substantially prevented.

Abstract translation: 目的：通过防止氧化防止层的凹陷现象，提供沟槽隔离方法以改善沟槽隔离性能并防止栅极多棱镜。 构成：在半导体衬底（30）上依次形成衬垫氧化物（32）和活性氮化物（34）。 通过使用沟槽掩模（36）蚀刻活性氮化物，衬垫氧化物和半导体衬底，然后形成在沟槽（38）的两侧的一部分活性氮化物（34）形成沟槽（38） 通过湿蚀刻去除。 在所得结构上依次形成热氧化物（42），防氧化氮化物（44）和HTO（热氧化物）层46。 此时，由于活性氮化物（34）的面积减少，所以绝缘层（44,46）的表面积增加。 由此，基本上防止了防氧化氮化物（44）和HTO层（46）的凹部。

公开(公告)号：KR100244924B1

公开(公告)日：2000-02-15

申请号：KR1019970012749

申请日：1997-04-07

Applicant: 삼성전자주식회사

Inventor： 장규환 ,  정승필 ,  송재인 ,  박흥수

IPC: H01L27/105

Abstract: 본 발명은 하부전극을 세정할 때 하부전극 상에 형성된 제1산화막을 유전막으로 이용하는 반도체장치의 커패시터 제조방법에 관한 것이다.
본 발명은, 하부전극이 형성된 반도체기판 상에 유전막을 형성하는 것을 구비하는 반도체장치의 커패시터 제조방법에 있어서, 상기 하부전극 상에 잔류하는 파티클 등의 오염원을 세정액으로 세정하는 동시에 상기 하부전극 상에 상기 세정액에 의한 유전막의 제1산화막을 형성하는 단계, 상기 제1산화막을 소정두께 식각하는 단계 및 상기 제1산화막 상에 질화막을 적층하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
따라서, 세정공정시 형성된 제1산화막을 유전막으로 이용함으로써 파티클 등과 같은 오염원으로 인한 불량을 방지하여 제품의 신뢰도가 향상되는 효과가 있다.

公开(公告)号：KR1020000008301A

公开(公告)日：2000-02-07

申请号：KR1019980028045

申请日：1998-07-11

Applicant: 삼성전자주식회사

Inventor： 이금주 ,  손홍성 ,  송재인

IPC: H01L21/76

Abstract: PURPOSE: The method can prevent the generation of a gate bridge due to the generation of a dent around the edge of a trench isolation(112). CONSTITUTION: A SiN liner(106) is formed on the inner wall of a trench(104) formed on a semiconductor substrate(100). The trench isolation is deposited on the SiN liner until the trench is fully filled. A trench etch mask(102) is removed after the trench isolation and the SiN liner are planarized by etching until the top surface of the trench etch mask is revealed. An insulating layer spacer(110a) is formed on both side walls of the trench isolation. The dent can be removed and the gate bridge generated by the poly residue around the dent can be prevented.

Abstract translation: 目的：该方法可以防止由于在沟槽隔离边缘周围产生凹陷（112）而产生栅极桥。 构成：在形成在半导体衬底（100）上的沟槽（104）的内壁上形成SiN衬垫（106）。 沟槽隔离沉积在SiN衬垫上，直到沟槽完全充满。 在沟槽隔离之后去除沟槽蚀刻掩模（102），并且通过蚀刻来平坦化SiN衬垫，直到露出沟槽蚀刻掩模的顶表面。 绝缘层间隔件（110a）形成在沟槽隔离的两个侧壁上。 可以去除凹坑，并且可以防止由凹痕周围的聚合物残留物产生的浇口桥。

公开(公告)号：KR100243277B1

公开(公告)日：2000-02-01

申请号：KR1019970000517

申请日：1997-01-10

Applicant: 삼성전자주식회사

Inventor： 장규환 ,  송재인 ,  박흥수 ,  고영범

IPC: H01L27/105

Abstract: 본 발명은 반도체 장치의 요철형 커패시터 제조 방법은 층간절연막 상에 특정 세정액에 대하여 서로 다른 식각율을 갖는 제1 산화막 및 제2 산화막을 차례로 적층하되, 상기 제2 산화막은 상기 제1 산화마의 표면 어닐링에 의하여 형성한다. 이어서, 상기 2중 산화막을 반복적으로 적층하여 복수의 2중 산화막을 형성한 후 상기 복수의 2중 산화막을 패터닝하여 제1 홀을 형성하고, 상기 제1 홀 하부에 노출된 층간절연막을 패터닝하여 제2 홀을 형성한다. 이어서, 상기 제1 홀을 상기 특정 세정액으로 세정하여 상기 제1 홀의 측벽을 요철지게 하고, 상기 제1 및 제2 홀 내에 매립되도록 하부 전극을 형성한 후, 상기 복수의 2중 산화막을 제거함으로써 상기 하부 전극의 요철형 외측면을 노출시킨다.

公开(公告)号：KR1019990086843A

公开(公告)日：1999-12-15

申请号：KR1019980020003

申请日：1998-05-30

Applicant: 삼성전자주식회사

Inventor： 이금주 ,  강대근 ,  손홍성 ,  송재인

IPC: H01L21/76

Abstract: 본 발명은 트렌치 격리 특성 저하를 방지하는 트렌치 격리 제조 방법에 관한 것으로, 반도체 기판 상에 트렌치 식각 마스크가 형성된다. 트렌치 식각 마스크를 사용하여 반도체 기판이 식각 되어 트렌치가 형성된다. 트렌치 식각시 발생된 트렌치의 하부 및 양측벽의 손상층이 습식 식각으로 제거된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 식각시 발생된 트렌치 내벽의 손상층을 제거함으로써, 트렌치 하부 및 상부의 에지 부위를 포함하여 트렌치 내벽이 라운드 형태의 프로파일을 갖도록 형성할 수 있고, 따라서 후속 플라즈마 처리시 트렌치 내벽에 가해지는 어택(attack)을 최소화 할 수 있으며, 트렌치 격리 특성 저하를 방지할 수 있다.

公开(公告)号：KR100234384B1

公开(公告)日：1999-12-15

申请号：KR1019960034519

申请日：1996-08-20

Applicant: 삼성전자주식회사

Inventor： 장규환 ,  박임수 ,  송재인 ,  박흥수

IPC: H01L27/108

Abstract: 반도체 소자의 스페이서 형성방법 및 이를 이용한 원통형 커패시터 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 물질 패턴을 형성하는 공정, 물질 패턴 측벽에 실리콘으로 된 스페이서를 형성하는 공정, 물질 패턴을 제거하는 공정 및 자외선이 조사된 염소(Cl
2 ) 가스를 사용하여 상기 스페이서의 끝부분을 완만하게 만드는 공정을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 스페이서의 첨예부분을 완만하게 할 수 있고, 원통형 커패시터의 누설전류 특성을 향상시킬 수 있다.

公开(公告)号：KR100213221B1

公开(公告)日：1999-08-02

申请号：KR1019960066942

申请日：1996-12-17

Applicant: 삼성전자주식회사

Inventor： 이문희 ,  장규환 ,  송재인 ,  박흥수

IPC: H01L21/304

Abstract: 웨이퍼 세정액 및 이를 이용한 웨이퍼 세정 방법에 관하여 개시한다. 본 발명에서는 웨이퍼를 총 부피를 기준으로 0.001 ∼ 99%의 유기 용제와, 상기 유기 용제 부피를 기준으로 10
-3 ∼ 10%의 플루오로붕산(fluoroboric acid)과, 잔량의 순수를 포함하는 세정액을 사용하여 세정한다. 본 발명에 의하면, 웨이퍼상에 잔류하는 폴리머를 단순한 공정에 의하여 효과적으로 제거할 수 있다.

公开(公告)号：KR100190054B1

公开(公告)日：1999-06-01

申请号：KR1019960025230

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 조용준 ,  송재인 ,  박흥수

IPC: H01L21/304

Abstract: CMP 공정 후인 시튜된 스크러빙 세정 장치에서 HBF
4 용액을 노즐(nozzle)을 통해 분사시키는 화학적 처리(Chemical Treatment)와 스크러빙(Scrubbing)을 이용한 기계적 처리(Mechanical Treatment)를 병행함으로써, 종래의 HF용액에 비해 산화막 식각율이 작아 소비량에 대한 시간 조절(Time Control)을 효과적으로 할 수 있고, 식각 유니포미티(Etching Uniformity) 및 재현성 측면에서 우수한 효과를 얻을 수 있다.