-
公开(公告)号：KR1019940012572A
公开(公告)日：1994-06-23
申请号：KR1019920020682
申请日：1992-11-05
Applicant: 삼성전자주식회사
Inventor： 신헌종
IPC: H01L21/70
Abstract: 본 발명은 반도체 장치에 있어서 주위 배선과의 단락불량이 없도록 자체정렬 (self-align)적으로 콘택트(contact)를 형성하는 방법에 관한 것으로서, 표면에 제1절연층이 형성되어 있는 반도체 기판상에 일정한 간격으로 두 개의 제1전도층을 패턴형성시키는 제1공정과, 상기 결과물 전면에 제2절연층을 평탄하게 형성시키고 그 위에 식각 마스크막을 형성시키는 제2공정과, 상기 제1전도층들 사이에 형성될 예정인 콘택홀 보다 크게 상기 식각 마스크막을 제거하고 남아있는 식각 마스크막과 상기 제1전도층을 마스크로 하여 상기 제2절연층과 제1절연층을 연속제거해주는 제3공정과, 상기 결과물상에 제3절연층과 제4절연층을 차례로 형성시켜준 후 상기 식각 마스크막의 표면이 노출되도록 표면을 평탄화시키는 제4공정과, 상기 식각 마스크막을 마스크로 하 상기 3, 4절연층의 일부를 제거한 후 노출된 상기 제2절연층 측벽에 절연 스페이서를 형성시켜주는 제5공정과, 상기 잔존하는 제4절연층과 식각 마스크막을 제거하고 전면 식각하여 콘택트홀을 형성하고 제2전도층을 충진시켜주는 제6공정을 구비하여 이루어진 것을 특징으로 한다.
본 발명에 의하면 배선층과 단락불량없이 자체정렬적으로 콘택트를 형성할 수 있게 된다.-
公开(公告)号：KR1019940004726A
公开(公告)日：1994-03-15
申请号：KR1019920015206
申请日：1992-08-24
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 도전 또는 비도전성의 하부막질상에 불순물 함유하는 제1반도체 도전층을 형성하고 이 위에 버퍼층을 형성하고 다시 그 위에 제2의 반도체 도전층을 형성하는 단계, 상기 제2의 반도체 도전층 위에 내화 금속층을 형성하고 열처리하는 단계를 포함하여 상기 제1도전층상에 실리사이드층을 형성하며 실리사이데이션시 상기 버퍼층은 제1도전층의 구성물질이 제2도전층으로 이동하는 것을 억제하는 것을 특징으로 하는 반도체 장치의 제조방법에 관한 것.
-
-
公开(公告)号：KR1020160118090A
公开(公告)日：2016-10-11
申请号：KR1020150046420
申请日：2015-04-01
Applicant: 삼성전자주식회사
CPC classification number: H01L29/785 , H01L29/0649 , H01L29/41791 , H01L29/66545
Abstract: 기판상에돌출한핀 액티브영역및 상기핀 액티브영역을정의하는아이솔레이션영역, 상기핀 액티브영역및 상기아이솔레이션영역과교차하는게이트패턴, 및상기게이트패턴의측면상에형성되어상기아이솔레이션영역의표면상으로연장하는게이트스페이서를포함하는반도체소자가설명된다.
Abstract translation: 一种半导体器件，包括从衬底突出的翅片有源区和限定鳍有源区的隔离区，与鳍有源区和隔离区相交的栅极图案，以及形成在栅极图案的侧表面上并延伸到 提供了隔离区域的表面。
-
公开(公告)号：KR1020150090796A
公开(公告)日：2015-08-06
申请号：KR1020140031713
申请日：2014-03-18
Applicant: 삼성전자주식회사
IPC: H01L27/088 , H01L29/78 , H01L21/8232
Abstract: 제1 핀영역과제2 핀영역을구비하고, 제1 핀영역과제2 핀영역을분리하는아일랜드형의분리절연막을구비하고, 제1 핀영역을가로지르는제1 게이트, 및제2 핀영역을가로지르는제2 게이트을구비하고, 분리절연막의측벽부들및 상면을덮고분리절연막을가로지르는제3 게이트를구비하는반도체장치및 그제조방법이제공된다.
Abstract translation: 本发明提供一种半导体器件及其制造方法。 半导体器件包括：第一鳍片区域和第二鳍片区域; 隔离绝缘膜，其形状为岛状，将第一鳍片区域与第二鳍片区域分离; 与第一鳍片区域交叉的第一栅极和与第二鳍片区域交叉的第二栅极; 以及覆盖分隔绝缘膜的侧壁部分和上部分并与隔离绝缘膜交叉的第三栅极。
-
Patent Agency Ranking
公开(公告)号：KR100825809B1
公开(公告)日：2008-04-29
申请号：KR1020070019880
申请日：2007-02-27
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/339
CPC classification number: H01L29/7848 , H01L21/823807 , H01L21/823814 , H01L27/0207 , H01L29/165 , H01L29/66628 , H01L29/66636 , H01L29/7833
Abstract: A semiconductor device structure having a strain layer and a method for manufacturing the same are provided to reduce or remove a loading effect by securing an active region dummy space for active region dummy. An active region(10a) and a plurality of active region dummies(10b) are defined within a semiconductor substrate by using an isolation layer(12). The active region dummies are formed around the active region. A gate electrode(20a) is formed on the active region. A gate electrode dummy(20b) is formed to expose the active region dummies. A plurality of strain layers are formed at both sides of the gate electrode on the active region. A strain layer dummy is formed on the active region dummies. A source/drain region is formed under the strain layer of the active region.
Abstract translation: 提供具有应变层的半导体器件结构及其制造方法，以通过确保有源区虚拟空间的有源区虚拟空间来减小或去除负载效应。 通过使用隔离层（12）在半导体衬底内限定有源区域（10a）和多个有源区域虚拟体（10b）。 有源区域虚拟物围绕有源区域形成。 在有源区上形成栅电极（20a）。 形成栅极电极模块（20b）以露出活性区域虚拟体。 在有源区上的栅电极的两侧形成多个应变层。 在活性区域虚拟体上形成应变层虚拟体。 源极/漏极区域形成在有源区域的应变层下面。
-
公开(公告)号：KR100773097B1
公开(公告)日：2007-11-02
申请号：KR1020060079548
申请日：2006-08-22
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/05 , H01L24/06 , H01L2224/05093 , H01L2224/05554 , H01L2224/05556 , H01L2224/05624 , H01L2224/05647 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/19041 , H01L2924/19043
Abstract: A semiconductor device having pads is provided to reduce a plane area occupied by the pads and optimize an arrangement of the pads by arranging first and second via contact portions in one row. First pads(150) and second pads(160) are arranged on an interlayer dielectric in first and second rows, respectively. First via contact portions(155) extend from the first pad toward the second row, and second via contact portions(165) extend from the second pads toward the first row. At least one first via plug(135a) is disposed in the interlayer dielectric under the first via contact portion, and at least one second via plug(135b) is disposed in the interlayer dielectric layer under the second via contact portion.
Abstract translation: 提供具有焊盘的半导体器件以减少由焊盘占据的平面面积，并且通过将一个第一和第二通孔接触部分布置在一排中来优化焊盘的布置。 第一焊盘（150）和第二焊盘（160）分别布置在第一和第二行中的层间电介质上。 首先经由接触部分（155）从第一焊盘朝向第二行延伸，并且第二通孔接触部分（165）从第二焊盘朝向第一行延伸。 至少一个第一通孔插头（135a）设置在第一通孔接触部分下方的层间电介质中，并且至少一个第二通孔插塞（135b）设置在第二通孔接触部分下方的层间电介质层中。
-
公开(公告)号：KR1020040029526A
公开(公告)日：2004-04-08
申请号：KR1020020059825
申请日：2002-10-01
Applicant: 삼성전자주식회사
IPC: H01L29/737
Abstract: PURPOSE: A heterojunction bipolar transistor and its fabricating method are provided to minimize the stress transferred to a SiGe layer and prevent the leakage current by depositing an undoped polysilicon layer as a grain boundary on a SiGe base layer before forming an emitter layer. CONSTITUTION: A heterojunction bipolar transistor includes a semiconductor substrate(100), a SiGe base layer(130), and an emitter layer(160). The semiconductor substrate(100) includes impurities to perform a function of a collector. The SiGe base layer(130) is formed on the semiconductor substrate(100). The emitter layer(160) is formed by depositing a polysilicon layer on the SiGe base layer(130). A seed layer(140) is inserted between a grain the SiGe base layer(130) and the emitter layer(160) in order to determine a grain boundary of the emitter layer.
Abstract translation: 目的：提供异质结双极晶体管及其制造方法，以最小化转移到SiGe层的应力，并且在形成发射极层之前，通过在SiGe基极层上沉积未掺杂的多晶硅层作为晶界来防止漏电流。 构造：异质结双极晶体管包括半导体衬底（100），SiGe基极层（130）和发射极层（160）。 半导体衬底（100）包括用于执行集电器功能的杂质。 SiGe基层（130）形成在半导体衬底（100）上。 通过在SiGe基极层（130）上沉积多晶硅层来形成发射极层（160）。 为了确定发射极层的晶界，将种子层（140）插入SiGe基层（130）和发射极层（160）的晶粒之间。
-
公开(公告)号：KR1020040025077A
公开(公告)日：2004-03-24
申请号：KR1020020056888
申请日：2002-09-18
Applicant: 삼성전자주식회사
IPC: H01L21/205
Abstract: PURPOSE: A method for depositing polycrystalline silicon is provided to remove a natural oxide layer without an additional device by using the source gas to remove the native oxide layer and the reduction gas or the chemical etching gas to deposit the polycrystalline silicon on a wafer. CONSTITUTION: A wet-cleaning process for a wafer is performed(31). The wafer is loaded into the inside of tube(32). A purge process is performed by injecting the inert gas into the inside of tube(33). The inside of tube is vacuumized by using a vacuum pump(34). The temperature of the inside of tube approaches at a predetermined temperature level(35). A natural oxide layer is removed from the wafer by injecting the reduction gas into the inside of tube during the predetermined time(36,37). The temperature of the tube is changed and the source gas is injected into the inside of tube to deposit polycrystalline silicon on the wafer(38,39).
Abstract translation: 目的：提供一种用于沉积多晶硅的方法，通过使用源气体去除天然氧化物层和还原气体或化学蚀刻气体，将多晶硅沉积在晶片上，而无需附加装置即可去除天然氧化物层。 构成：执行晶片的湿式清洗工艺（31）。 晶片装入管（32）的内部。 通过将惰性气体注入管（33）的内部来进行吹扫处理。 通过使用真空泵（34）将管内部抽真空。 管内部的温度接近预定的温度水平（35）。 在预定的时间内（36,37）将还原气体注入到管内，从晶片上除去天然氧化物层。 改变管的温度，并且将源气体注入到管的内部以在晶片上沉积多晶硅（38,39）。
-
公开(公告)号：KR100343135B1
公开(公告)日：2002-09-18
申请号：KR1019980029942
申请日：1998-07-24
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: 게이트 스페이서가 구성된 게이트 전극을 이온주입 마스크로 고농도 소오스/드레인 영역을 형성하고, 게이트 스페이서를 제거한 후, 게이트 스페이서가 없는 게이트 전극을 이온주입 마스크로 저농도 드레인 영역(LDD)을 형성함으로써 반도체 기판 내부의 실리콘 원자을 비롯한 불순물의 재배치(Redistribution)가 일어나 야기되는 단채널 효과(Short Channel Effect) 및 역방향 단채널 효과(Reverse Short Channel Effect)를 억제할 수 있는 모스 트랜지스터 제조방법에 관해 개시한다.
-
-
-
-
-
-
-
-
-
Search Results
172
records
(took 0.05 seconds)
