公开(公告)号：KR1020170042088A

公开(公告)日：2017-04-18

申请号：KR1020150141584

申请日：2015-10-08

Applicant: 삼성전자주식회사

Inventor： 김문현 ,  노창우 ,  조근휘 ,  강명길 ,  마에다시게노부

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/78

CPC classification number: H01L27/0924 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823871 ,  H01L21/823878 ,  H01L27/0207 ,  H01L27/092 ,  H01L29/49 ,  H01L29/51

Abstract: 경계영역에서의기생커패시턴스를억제할수 있는씨모스소자를개시한다. 씨모스소자는제1 방향을따라연장하도록소자분리막에의해한정되는활성영역을구비하고서로다른도전형을갖는제1 및제2 영역으로구분되는기판, 활성영역과교차하도록제2 방향을따라연장하고제1 영역에배치되는제1 게이트구조물, 제2 영역에배치되는제2 게이트구조물및 상기제1 및제2 영역사이의경계영역에서상기소자분리막상에배치되고상기제1 및제2 게이트구조물보다작은유전상수를갖는제3 게이트구조물을구비하는게이트라인, 제1 게이트구조물과인접한상기활성영역에배치되어제1 도전형을갖는제1 불순물층및 제2 게이트구조물과인접한상기활성영역에배치되어제2 도전형을갖는제2 불순물층을포함한다. 씨모스소자의기생커패시턴스를억제하여교류특성(AC performance)을개선할수 있다.

Abstract translation: 公开了一种能够抑制边界区域中的寄生电容的CMOS器件。 CMOS器件和在第二方向上延伸，以沿着具有由器件隔离膜限定的有源区的第一方向上延伸，所以不同也相交的第一mitje衬底内，有源区被分成具有一个典型的两个区域 第一栅极结构被布置在的区域中，在所述第二栅极结构之间的第2边界区域和所述设置在布置在分离的区域中第一mitje第二区域，所述元件薄膜为比第一mitje第二栅极结构更小的，介电 具有具有恒定线的第三栅极结构的栅极，在被布置在邻近该第一栅极结构被布置在第一杂质层和相邻于具有第一导电类型的第二第二栅极结构，所述有源区上的有源区 以及具有导电类型的第二杂质层。 通过抑制CMOS器件的寄生电容可以提高AC性能。

公开(公告)号：KR1020160037639A

公开(公告)日：2016-04-06

申请号：KR1020140130492

申请日：2014-09-29

Applicant: 삼성전자주식회사

Inventor： 양창재 ,  마에다시게노부 ,  김창화 ,  최영문

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7853 ,  H01L29/045 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 기판, 상기기판상에돌출되고및 일방향으로연장된액티브핀, 상기액티브핀과수직교차하는게이트구조체, 및상기액티브핀 중상기게이트구조체와교차하지않는부분들로부터결정성장된소스/드레인을포함하고, 상기소스/드레인은상면들및 상기액티브핀의측면들에마주보는방향으로위치한수직측면들을포함하는반도체소자를제공한다.

Abstract translation: 提供了具有菱形晶体的源极/漏极的半导体器件。 半导体器件包括：衬底，从衬底突出并沿着一个方向延伸的有源引脚，与有源引脚垂直相交的栅极结构;以及源极/漏极，其与不与 有源引脚的栅极结构。 源极/漏极包括位于有源引脚的两侧的方向上的垂直侧。

公开(公告)号：KR1020150117595A

公开(公告)日：2015-10-20

申请号：KR1020150020250

申请日：2015-02-10

Applicant: 삼성전자주식회사

Inventor： 최현민 ,  마에다시게노부 ,  윤지훈

IPC: H01L27/112 ,  H01L27/102 ,  H01L29/78

CPC classification number: H01L27/11206 ,  H01L27/1026 ,  H01L29/7831 ,  H01L29/785

Abstract: 안티퓨즈소자의특성중의하나인온 전류(On current)와오프전류(Off Current)의비율을증가시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는필드절연막에의해정의되고, 제1 방향으로연장되고, 제1 내지제4 영역을포함하는제1 핀형액티브패턴으로, 상기제1 내지제4 영역은상기제1 방향으로순차적으로배치되는제1 핀형액티브패턴, 상기필드절연막에의해정의되고, 상기제1 방향으로연장되고, 제1 영역및 제2 영역을포함하는제2 핀형액티브패턴, 상기제1 방향과다른제2 방향으로연장되고, 상기제1 핀형액티브패턴의제2 영역및 상기제2 핀형액티브패턴의제2 영역상에형성되는제1 게이트전극, 상기제2 방향으로연장되고, 상기제1 핀형액티브패턴의제4 영역상에형성되는제2 게이트전극으로, 상기제2 핀형액티브패턴상에비형성되는제2 게이트전극, 및상기제1 핀형액티브패턴의제1 영역및 상기제2 핀형액티브패턴의제1 영역과전기적으로연결되는컨택을포함한다.

Abstract translation: 本发明提供能够增加作为反熔丝器件的特性之一的导通电流和截止电流的比率的半导体器件。 半导体器件包括：由场绝缘膜限定并沿着第一方向延伸的第一鳍式有源图案，并且包括沿着第一方向依次布置的第一，第二，第三和第四区域 ; 由场绝缘膜限定并沿着第一方向延伸的第二鳍型有源图案，包括第一区域和第二区域; 第一栅极电极，其沿着与第一方向不同的第二方向延伸，并且形成在第一鳍式有源图案的第二区域和第二鳍式有源图案的第二区域上; 第二栅电极，其沿着第二方向延伸，并且形成在第一鳍式有源图案的第四区域上，并且不形成在第二鳍式有源图案上; 以及电连接到第一鳍式有源图案的第一区域和第二鳍片型活动图案的第一区域的触点。

公开(公告)号：KR100827664B1

公开(公告)日：2008-05-07

申请号：KR1020060134045

申请日：2006-12-26

Applicant: 삼성전자주식회사

Inventor： 남명희 ,  마에다시게노부 ,  이재호

IPC: H01L21/82

CPC classification number: G11C17/16 ,  G11C17/18 ,  H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An electrical fuse, a semiconductor device having the same, and a method for programming and reading the electrical fuse are provided to improve blowing reliability of the fuse by arranging the fuse to form a fuse link. An electrical fuse includes first and second anodes(32a,32b), a cathode(32c), a first fuse link(34a), and a second fuse link(34b). The first and second anodes are arranged to be apart from each other. The cathode is arranged between the first and second anodes. The first fuse link couples the first anode with the cathode. The second fuse link couples the second anode with the cathode. Each of the first and second anodes is greater than the cathode. The first and second fuse links are narrower than the first and second anodes and the cathode.

Abstract translation: 提供电熔丝，具有该电熔丝的半导体器件，以及用于编程和读取电熔丝的方法，以通过布置熔丝形成熔丝来提高熔丝的吹塑可靠性。 电熔丝包括第一和第二阳极（32a，32b），阴极（32c），第一熔断体（34a）和第二熔断体（34b）。 第一和第二阳极被布置成彼此分开。 阴极布置在第一和第二阳极之间。 第一个熔丝连接第一个阳极和阴极。 第二熔断体将第二阳极与阴极连接。 第一和第二阳极中的每一个都大于阴极。 第一和第二熔断体比第一和第二阳极和阴极窄。

公开(公告)号：KR100825809B1

公开(公告)日：2008-04-29

申请号：KR1020070019880

申请日：2007-02-27

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  신헌종 ,  마에다시게노부 ,  위성례 ,  왕싸오췐 ,  최현민

IPC: H01L29/78 ,  H01L21/339

CPC classification number: H01L29/7848 ,  H01L21/823807 ,  H01L21/823814 ,  H01L27/0207 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7833

Abstract: A semiconductor device structure having a strain layer and a method for manufacturing the same are provided to reduce or remove a loading effect by securing an active region dummy space for active region dummy. An active region(10a) and a plurality of active region dummies(10b) are defined within a semiconductor substrate by using an isolation layer(12). The active region dummies are formed around the active region. A gate electrode(20a) is formed on the active region. A gate electrode dummy(20b) is formed to expose the active region dummies. A plurality of strain layers are formed at both sides of the gate electrode on the active region. A strain layer dummy is formed on the active region dummies. A source/drain region is formed under the strain layer of the active region.

Abstract translation: 提供具有应变层的半导体器件结构及其制造方法，以通过确保有源区虚拟空间的有源区虚拟空间来减小或去除负载效应。 通过使用隔离层（12）在半导体衬底内限定有源区域（10a）和多个有源区域虚拟体（10b）。 有源区域虚拟物围绕有源区域形成。 在有源区上形成栅电极（20a）。 形成栅极电极模块（20b）以露出活性区域虚拟体。 在有源区上的栅电极的两侧形成多个应变层。 在活性区域虚拟体上形成应变层虚拟体。 源极/漏极区域形成在有源区域的应变层下面。

公开(公告)号：KR102159925B1

公开(公告)日：2020-09-25

申请号：KR1020150020250

申请日：2015-02-10

Applicant: 삼성전자주식회사

Inventor： 최현민 ,  마에다시게노부 ,  윤지훈

IPC: H01L27/112 ,  H01L27/102 ,  H01L29/78

公开(公告)号：KR101909204B1

公开(公告)日：2018-10-17

申请号：KR1020120067999

申请日：2012-06-25

Applicant: 삼성전자주식회사

Inventor： 마에다시게노부 ,  후쿠토메히데노부 ,  고영건 ,  정주현

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7842 ,  H01L21/02532 ,  H01L21/02587 ,  H01L21/02636 ,  H01L21/02658 ,  H01L29/045 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 기판상에상부표면, 제1 측면, 상기제1 측면에대향하는제2 측면, 상기상부표면, 상기제1 측면및 상기제2 측면에접촉된제3 측면을갖는활성영역이배치된다. 상기상부표면, 상기제1 측면및 상기제2 측면중 적어도하나를덮는게이트전극이형성된다. 상기활성영역의상기제3 측면에접촉된스트레인-유도패턴(strain-inducing pattern)이형성된다. 상기활성영역의상기제3 측면은두 개이상의평면들을갖는다. 상기제3 측면의제1 평면은상기제1 측면에대하여예각을이루고, 상기제3 측면의제2 평면은상기제2 측면에대하여예각을이룬다.

公开(公告)号：KR1020060117751A

公开(公告)日：2006-11-17

申请号：KR1020050040272

申请日：2005-05-13

Applicant: 삼성전자주식회사

Inventor： 마에다시게노부

IPC: H01L27/04

CPC classification number: H01L21/765 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207

Abstract: A semiconductor device with a decoupling capacitor and a manufacturing method thereof are provided to secure the reliability enough from a gate insulating layer by forming the gate insulating layer on an epitaxial layer. A semiconductor layer is formed on a semiconductor substrate(10). An opening portion for exposing partially the substrate to the outside is formed on the resultant structure by removing selectively the semiconductor layer. An epitaxial layer(18) is formed on the substrate in the opening portion. A decoupling capacitor is formed on the resultant structure corresponding to the epitaxial layer. A buried insulating layer is further formed between the substrate and the semiconductor layer.

Abstract translation: 提供具有去耦电容器的半导体器件及其制造方法，以通过在外延层上形成栅极绝缘层来确保足够的栅极绝缘层的可靠性。 在半导体衬底（10）上形成半导体层。 通过选择性地去除半导体层，在所得结构上形成用于将衬底部分地暴露于外部的开口部分。 在开口部分的基板上形成外延层（18）。 在对应于外延层的所得结构上形成去耦电容器。 在衬底和半导体层之间进一步形成掩埋绝缘层。

公开(公告)号：KR1020160116423A

公开(公告)日：2016-10-10

申请号：KR1020150044046

申请日：2015-03-30

Applicant: 삼성전자주식회사

Inventor： 김동우 ,  마에다시게노부 ,  최영문 ,  권용범 ,  손창우 ,  이도선

IPC: H01L29/78 ,  H01L29/49 ,  H01L29/66

CPC classification number: H01L21/823431 ,  H01L21/823418 ,  H01L21/823814 ,  H01L21/823821 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/785

Abstract: 반도체장치는기판상에제1 방향으로연장되는복수개의액티브핀들(active fins), 액티브핀들상에형성되어제1 방향에실질적으로수직한제2 방향으로연장된게이트구조물, 및게이트구조물에인접하도록복수개의액티브핀들중 제1 액티브핀들상에형성되고, 제2 방향으로자른단면의적어도일 측벽이기판의상면으로부터수직방향으로높이가증가함에따라기판상면에대한기울기가점차감소하는곡선부분을갖는제1 소스/드레인층을포함한다.

Abstract translation: 半导体器件可以包括多个有源散热片，每个有源散热片各自在衬底上沿第一方向延伸，栅极结构在第二方向上在有源鳍片上延伸;以及第一源/漏极层，位于邻近栅极的有源散热片的第一有源散热片上 结构体。 沿着第二方向截取的第一源/漏层的横截面的两个相对的侧壁中的至少一个可以包括相对于衬底的上表面具有斜率的弯曲部分。 斜面可能从底部向其顶部减小。

公开(公告)号：KR101025761B1

公开(公告)日：2011-04-04

申请号：KR1020040021569

申请日：2004-03-30

Applicant: 삼성전자주식회사

Inventor： 마에다시게노부 ,  양정환

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7842 ,  H01L21/823807 ,  H01L21/823828 ,  H01L27/0922 ,  H01L29/66636 ,  H01L29/7843 ,  H01L29/7848

Abstract: 디지탈 회로와, 아날로그 회로와 같이 노이즈에 민감한 회로가 동일 기판상에 혼재되어 있는 반도체 집적회로 및 그 제조 방법에 관하여 개시한다. 디지탈 회로에서는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 우수한 퍼포먼스를 확보하고 아날로그 회로에서는 노이즈를 최소화할 수 있도록, 본 발명에 따른 반도체 집적회로는 디지탈 회로를 구성하는 소정의 채널 타입의 제1 트랜지스터와, 아날로그 회로를 구성하는 소정의 채널 타입의 제2 트랜지스터를 포함한다. 제1 트랜지스터의 채널에 국부적 응력(local stress)를 부여하도록 제1 트랜지스터 근방에 스트레스 콘트롤막이 형성되어 있다. 또한, 제2 트랜지스터의 채널에서의 국부적 응력을 완화하도록 제2 트랜지스터를 덮는 스트레스 릴렉스막을 포함한다.
시스템 LSI, 디지탈, 아날로그, 트랜지스터, 채널 영역, 응력, 노이즈