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2.发明公开복수의 테스트 유닛들을 동시에 단락 테스트하는 테스트 시스템 및 복수의 테스트 유닛들을 동시에 개방 테스트하는 테스트 시스템 审中-实审测试系统同时执行测试单元的测试单元和测试系统同时执行测试单元的开放测试
公开(公告)号：KR1020160021975A
公开(公告)日：2016-02-29
申请号：KR1020140107246
申请日：2014-08-18
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2607 , G01R31/2601 , G01R31/31722 , G01R31/318511 , G01R31/31926
Abstract: 테스트시스템은행 디코더, 열디코더, 열단위테스트제어부및 테스트회로를포함한다. 행디코더는복수의행 입력신호들에기초하여제1 내지제M 행신호들중 하나를활성화한다. 열디코더는복수의열 입력신호들에기초하여제1 내지제N 열신호들중 하나를활성화한다. 열단위테스트제어부는열 단위테스트인에이블신호가활성화된경우활성화된제1 내지제N 열출력신호들을출력하고, 열단위테스트인에이블신호가비활성화된경우제1 내지제N 열신호들을각각제1 내지제N 열출력신호들로서출력한다. 테스트회로는각각제1 내지제N 테스트유닛들을구비하는제1 내지제M 행테스트블록들을포함한다. 제1 내지제M 행테스트블록들은각각제1 내지제M 행신호들에상응한다. 테스트회로는열 단위테스트인에이블신호가활성화된경우제1 및제2 테스트신호들및 제1 내지제N 열출력신호들에기초하여제1 내지제M 행신호들중 활성화된행 신호에상응하는행 테스트블록에포함되는제1 내지제N 테스트유닛들의단락테스트를동시에수행한다.
Abstract translation: 测试系统包括行解码器，列解码器，列单元测试控制部分和测试电路。 行解码器基于多个行输入信号实现第一至第M行信号之一。 列解码器基于多个列输入信号实现第一至第N列信号之一。 在列单元测试使能信号被激活的情况下，列单元测试控制部分输出第一至第N激活的列输出信号，并且将第一至第N列信号分别作为第一至第N列输出信号输出 情况下，列单元测试使能信号失效。 测试电路包括包括第一至第N测试单元的第一至第M行测试块。 第一至第M测试块分别对应于第一至第M行信号。 测试电路基于第一和第二测试电路同时执行第一至第M行信号中与激活的行信号相对应的行测试块中包括的第一至第N测试单元的短路测试 测试信号和第一至第N列输出信号，以便列单元测试使能信号被激活。
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公开(公告)号：KR1020160122910A
公开(公告)日：2016-10-25
申请号：KR1020150052555
申请日：2015-04-14
Applicant: 삼성전자주식회사
IPC: H01L29/423 , H01L29/66
CPC classification number: H01L27/088 , H01L21/823481 , H01L27/0886 , H01L27/1104 , H01L29/0653 , H01L29/7848
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자에관한것으로, 보다구체적으로그의상부에활성패턴을갖는기판; 및상기활성패턴을가로지르며, 상기활성패턴을제1 영역및 제2 영역으로양분하는분리구조체를포함할수 있다. 이때, 상기분리구조체는, 상기제1 및제2 영역들사이에정의된리세스영역을채우는제1 절연패턴을포함하고, 상기제1 절연패턴은오목한(concave) 상면을가질수 있다.
Abstract translation: 本发明涉及一种包括一个场效应晶体管的半导体器件，具有在更详细地在其上活跃的一个图案的基板; 以及跨越有源图案并将有源图案分成第一区域和第二区域的隔离结构。 此时，分离结构中，第一mitje第一绝缘包括图案，所述第一绝缘图案以填充第二区域可以具有凹部（凹的）顶面之间限定的凹进区域。
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公开(公告)号：KR1020160090426A
公开(公告)日：2016-08-01
申请号：KR1020150009822
申请日：2015-01-21
Applicant: 삼성전자주식회사
IPC: H01L21/027 , H01L21/033
CPC classification number: H01L29/6656 , H01L21/3086 , H01L21/76232 , H01L27/1104 , H01L27/11524 , H01L27/11536 , H01L21/0274 , H01L21/0332
Abstract: 본발명의실시예에따른반도체소자의패턴형성방법은, 기판상에하드마스크층들, 제1 희생층및 제2 희생층을순차적으로적층하는단계, 상기제2 희생층을식각함으로써상기제1 희생층상에제1 맨드럴(mandrel)들을형성하는단계, 상기제1 맨드럴들의측벽에제1 스페이서들을형성하는단계, 상기제1 맨드럴들을제거한영역밖에위치하며, 상기제1 스페이서들로부터이격되고, 상기제1 스페이서들의선폭보다넓은선폭을가지는감광막패턴을형성하는단계, 상기제1 스페이서들및 상기감광막패턴을식각마스크로이용하여상기제1 희생층을식각함으로써제2 및제3 맨드럴을형성하는단계, 상기제2 및제3 맨드럴의측벽에제2 및제3 스페이서들을형성하는단계, 상기제2 및제3 스페이서들을이용하여상기하드마스크층및 상기기판의적어도일부를식각함으로써, 제1 피치를가지는제1 활성패턴및 상기제1 피치보다넓은제2 피치를가지는제2 활성패턴들을형성하는단계및 상기제1 및제2 활성패턴들의상부가돌출되도록소자분리층을형성하는단계를포함한다.
Abstract translation: 根据本发明的实施例的形成半导体元件的图案的方法包括以下步骤：在基板上依次层叠硬掩模层，第一牺牲层和第二牺牲层; 通过蚀刻第二牺牲层在第一牺牲层上形成第一心轴; 在所述第一心轴的侧壁上形成第一间隔件; 形成其宽度比第一间隔物宽的光致抗蚀剂图案，并且位于除去第一心轴的区域外部并与第一间隔物分离的光致抗蚀剂图案; 通过使用第一间隔物和光致抗蚀剂图案作为蚀刻掩模来蚀刻第一牺牲层以形成第二和第三心轴; 在所述第二和第三心轴的侧壁上形成第二和第三间隔物; 通过使用第二和第三间隔物来蚀刻基板和硬掩模层的至少一部分，以形成具有第一间距的第一有源图案和具有比第一间距宽的第二间距的第二有源图案; 以及形成元件分离层以使第一和第二活性图案的上部突出。
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公开(公告)号：KR1020160133706A
公开(公告)日：2016-11-23
申请号：KR1020150066565
申请日：2015-05-13
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/423
CPC classification number: H01L21/823431 , H01L21/823481
Abstract: 소자분리특성을개선한반도체장치및 그제조방법이제공된다. 상기반도체장치는핀(fin)을정의하는제1 깊이의제1 트렌치; 상기제1 깊이보다더 깊은제2 깊이의제2 트렌치; 상기핀 상에, 상기핀과교차하고서로나란하게형성된제1 게이트와제2 게이트; 상기제1 게이트와상기제2 게이트사이에형성되고, 상기제1 깊이보다얕게형성된제3 트렌치; 및상기제1 트렌치내지제3 트렌치내에각각형성된제1 소자분리막내지제3 소자분리막을포함하고, 상기제1 소자분리막내지제3 소자분리막은서로다른물질을포함한다.
Abstract translation: 提供了形成半导体器件的半导体器件和方法。 所述方法可以包括形成翅片，在翅片的侧面上形成第一器件隔离层，形成延伸穿过第一器件隔离层的第二器件隔离层，形成穿过翅片的第一和第二栅极并形成第三器件隔离层 在第一和第二个门之间。 第一器件隔离层可以包括第一材料和第一深度处的最下表面。 第二装置隔离层可以包括第二材料和在比第一深度大的第二深度的最下表面。 第三装置隔离层可以延伸到翅片中，可以包括在比第一深度小的第三深度处的最下表面和不同于第一和第二材料的第三材料。
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Patent Agency Ranking
公开(公告)号：KR1020160123032A
公开(公告)日：2016-10-25
申请号：KR1020150053027
申请日：2015-04-15
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/8234 , H01L29/66
CPC classification number: H01L21/823431 , H01L21/3086 , H01L27/1104
Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치제조방법은, 기판상에하드마스크층 및제1 희생층을순차적으로형성하고, 상기제1 희생층상에제1 방향으로서로나란하게연장되고상기제1 방향과교차하는제2 방향으로순차적으로이격된제1 내지제3 서브맨드럴(mandrel)을포함하는제1 맨드럴을형성하되, 상기제1 서브맨드럴의폭은상기제2 및제3 서브맨드럴의폭보다작고, 상기제1 맨드럴의양 측벽에제1 스페이서를형성하고, 상기제1 맨드럴을제거하고, 상기제1 스페이서를식각마스크로상기제1 희생층을식각하여제2 맨드럴을형성하고, 상기제2 맨드럴의양 측벽에제2 스페이서를형성하고, 상기제2 맨드럴을제거하고, 상기제2 스페이서를식각마스크로상기하드마스크층 및기판을패터닝하여핀형패턴을형성하되, 상기핀형패턴은상기제1 방향으로서로나란하게연장되고상기제2 방향으로순차적으로이격된제1 내지제10 핀을포함하고, 상기제1, 제2, 제5 및제8 핀을제거하고, 상기제2 방향으로연장되어상기제3, 제4, 제6 및제7 핀과교차하는제1 게이트전극과, 상기제2 방향으로연장되어상기제4, 제6, 제9 및제10 핀과교차하고, 상기제3 및제4 핀과교차하지않고, 상기제1 게이트전극과상기제1 방향으로이격된제2 게이트전극을형성하는것을포함한다.
Abstract translation: 一种半导体器件的制造方法，包括在基板上依次形成硬掩模层和牺牲层，形成在牺牲层上包括第一至第三上部子心轴的上部心轴，第一至第三上部子心轴以第一 方向并且在第二方向上彼此间隔开，第一上部心轴的宽度小于第二和第三上部心轴的宽度，在每个上部心轴的侧壁上形成第一间隔件， 去除上心轴，使用第一间隔件作为蚀刻掩模蚀刻牺牲层，以形成包括多个子心轴的下心轴，在下子心轴的侧壁上形成第二间隔件，移除下心轴， 掩模层和衬底，使用第二间隔物作为蚀刻掩模，以形成在第一方向上彼此并列并且与e隔开的第一至第十鳍片 ach在第二方向上另一个，去除第一，第二，第五和第八鳍片，并且形成与第三，第四，第六和第六鳍片相交的第一栅电极，以及与第六，第七，第九和第九鳍片相交的第二栅电极 第十个翅片，而不与第三和第四个翅片相交。
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公开(公告)号：KR1020160123031A
公开(公告)日：2016-10-25
申请号：KR1020150053023
申请日：2015-04-15
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L29/66 , H01L21/308 , H01L21/314
CPC classification number: H01L21/3085 , H01L21/30604 , H01L21/3086 , H01L21/76224 , H01L27/0207 , H01L27/1104 , H01L29/66545 , H01L29/66553 , H01L29/66795
Abstract: 반도체장치및 그제조방법가제공된다. 상기반도체장치제조방법은, 기판상에하드마스크층 및제1 희생층을순차적으로형성하고, 상기제1 희생층상에제1 맨드럴(mandrel)을형성하고, 상기제1 맨드럴의양 측벽에제1 스페이서를형성하고, 상기제1 맨드럴을제거하고, 상기제1 스페이서를식각마스크로상기제1 희생층을식각하여제2 맨드럴을형성하고, 상기제2 맨드럴의양 측벽에제2 스페이서를형성하고, 상기제2 맨드럴을제거하고, 상기제2 스페이서를식각마스크로상기하드마스크층을패터닝하여하드마스크패턴을형성하되, 상기하드마스크패턴은제1 방향으로서로나란하게연장되고상기제1 방향과교차하는제2 방향으로순차적으로이격된제1 내지제9 핀형마스크패턴을포함하고, 상기제3, 제5 및제7 핀형마스크패턴을제거하고, 상기하드마스크패턴을식각마스크로상기기판을식각하여제1 내지제6 액티브패턴을형성하고, 상기제2 방향으로연장되어상기제1 내지제4 액티브패턴과교차하는제1 게이트전극과, 상기제2 방향으로연장되어상기제3 내지제6 액티브패턴과교차하고, 상기제1 및제2 액티브패턴과교차하지않고, 상기제1 게이트전극과상기제1 방향으로이격된제2 게이트전극을형성하는것을포함한다.
Abstract translation: 提供了一种半导体器件及其制造方法。 该半导体器件制造方法包括以下步骤：在衬底上顺序地形成硬掩模层和第一牺牲层;在第一牺牲层上形成第一心轴;在第一心轴的两个侧壁上形成第一心轴; 1间隔物，去除第一心轴，用第一间隔物蚀刻第一牺牲层作为蚀刻掩模以形成第二心轴，并且在第二心轴的两个侧壁上形成第二心轴， 通过形成间隔物来形成硬掩模图案，去除第二芯轴，并且用第二间隔物图案化硬掩模层作为蚀刻掩模，硬掩模图案在第一方向上彼此平行地延伸 以及在与第一方向交叉的第二方向上彼此顺序地间隔开的第一至第九鳍型掩模图案，其中去除第三，第五和第七pin型掩模图案，并且使用蚀刻掩模蚀刻硬掩模图案 衬底被蚀刻以形成第一至第六有源 第一栅电极，沿第二方向延伸并与第一至第四有源图案相交;第二栅电极，沿第二方向延伸并与第三至第六有源图案相交; 并且形成在第一方向上与第一栅极电极间隔开的第二栅极电极，而不交叉第一和第二有源图案。
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公开(公告)号：KR102115552B1
公开(公告)日：2020-05-27
申请号：KR1020140031713
申请日：2014-03-18
Applicant: 삼성전자주식회사
IPC: H01L27/088 , H01L21/8234 , H01L29/78
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公开(公告)号：KR1020160106819A
公开(公告)日：2016-09-13
申请号：KR1020150029162
申请日：2015-03-02
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L23/535 , H01L23/5283 , H01L29/0653 , H01L29/0847 , H01L29/165 , H01L29/7845 , H01L29/785 , H01L29/7843 , H01L29/7848 , H01L2924/13067
Abstract: 본발명의실시예에따른반도체장치는, 기판상에서제1 방향으로연장되도록배치되는활성핀, 활성핀과교차하며제2 방향으로연장되는게이트전극, 게이트전극의양측에서, 활성핀 상에배치되는소스/드레인영역, 및소스/드레인영역상에배치되며, 제2 방향에서의적어도일 측면이계단형태의단차를갖는콘택플러그를포함한다.
Abstract translation: 提供了具有改进的集成度和可靠性的半导体器件。 根据本发明的一个实施例，半导体器件包括：有源鳍片，布置成在衬底上沿第一方向延伸; 栅电极通过与有源鳍相交而沿第二方向延伸; 源极/漏极区域布置在栅电极两侧的有源鳍片上; 以及布置在源极/漏极区域中的接触插塞，并且其中至少一个表面在第二方向上具有台阶部分。
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公开(公告)号：KR1020150105056A
公开(公告)日：2015-09-16
申请号：KR1020140027239
申请日：2014-03-07
Applicant: 삼성전자주식회사
IPC: G01R31/26
CPC classification number: G11C5/06 , G11C5/02 , G11C5/025 , G11C8/14 , G11C29/1201 , G11C29/48 , G11C2029/5602
Abstract: 테스트 회로 어레이를 포함하는 반도체 장치에 관한 것이다. 반도체 장치는 테스트 회로 어레이 영역과, 상기 테스트 회로 어레이 영역 둘레의 패드 영역을 포함하는 반도체 기판, 상기 테스트 회로 어레이 영역의 상기 반도체 기판 상에 서로 수직하는 제 1 방향 및 제 2 방향을 따라 배열된 트랜지스터들, 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 소스 전극들과 전기적으로 연결되는 소스 라인들, 및 상기 제 1 방향으로 연장되며, 상기 트랜지스터들의 드레인 전극들과 전기적으로 연결되는 드레인 라인들을 포함하되, 상기 소스 라인들 및 상기 드레인 라인들 각각은, 제 1 폭을 가지며 상기 테스트 회로 어레이 영역에 배치되는 배선부와 상기 제 1 폭보다 큰 제 2 폭을 가지며 상기 패드 영역에 배치되는 패드부를 포함하되, 서로 인접한 상기 패드부들은 상기 테스트 회로 어레이 영역으로부터의 거리가 � ��로 다른 위치들에 배치되는 반도체 장치.
Abstract translation: 本发明涉及包括测试电路阵列的半导体器件。 半导体器件包括：半导体衬底，其包括测试电路阵列区域和测试电路阵列区域周围的焊盘区域; 在与第一方向垂直的第一方向和第二方向上配置在测试电路阵列区域的半导体衬底上的晶体管; 源极线，其在第一方向上延伸，并且电连接到晶体管的源极; 以及在第一方向上延伸并与晶体管的漏极电连接的漏极线。 源极线和漏极线各自包括具有第一宽度的布线部，并且布置在测试电路阵列区域上; 以及具有比第一宽度宽的第二宽度的焊盘部，并且布置在焊盘区域上。 相邻的焊盘部分被布置在与测试电路阵列区域不同的位置。
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