公开(公告)号：KR1020080032899A

公开(公告)日：2008-04-16

申请号：KR1020060099008

申请日：2006-10-11

Applicant: 한국과학기술원

Inventor： 박인철 ,  강세현

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/0624 ,  H03M1/0634 ,  H03M1/66 ,  H03M2201/615 ,  H03M2201/6309

Abstract: A method and an apparatus for compensating a DC(Direct Current) offset and synchronization using a preamble signal are provided to detect a starting point of time of a preamble only by simple digital comparison computation. An offset detection circuit(30) includes a shift register(31), an accumulation unit(33), and a computation unit(34). The shift register sequentially receives digital conversion values acquired by digital-converting input signals in an over sampling ration of N time and stores the digital conversion values. The accumulation unit accumulates the latest N digital conversion values among the digital conversion values whenever the digital conversion values are inputted, and updates and stores the accumulation values. The computation unit determines whether or not a logic level of the input signal is shifted based on the accumulation values. The computation unit outputs an average value acquired by dividing the accumulation values by N in a DC offset level if the logic level is the input signal is shifted.

Abstract translation: 提供用于补偿使用前置码信号的DC（直流）偏移和同步的方法和装置，以通过简单的数字比较计算来检测前导码的起始时间点。 偏移检测电路（30）包括移位寄存器（31），累加单元（33）和计算单元（34）。 移位寄存器顺序地接收以N次的过采样比数字转换输入信号而获得的数字转换值，并存储数字转换值。 每当输入数字转换值时，积累单元累积数字转换值中的最新N个数字转换值，并且更新并存储累加值。 计算单元基于累积值确定输入信号的逻辑电平是否移位。 如果逻辑电平是输入信号偏移，则计算单元将通过将累积值除以N的DC平均值输出。

公开(公告)号：KR100728899B1

公开(公告)日：2007-06-15

申请号：KR1020050101841

申请日：2005-10-27

Applicant: 한국과학기술원

Inventor： 박인철

IPC: G06F9/38 ,  G06F9/06 ,  G06F9/00

Abstract: 본 발명은 작업전환 시 발생하는 오버헤드를 줄이기 위하여 복수의 레지스터 집합과 하드웨어로 구현한 작업 관리자를 갖는 고성능 멀티쓰레드 임베디드 프로세서에 관한 것으로서, 특히 임베디드 프로세서에서 멀티태스킹시에 발생하는 오버헤드를 줄이고 실시간 시스템에서 지연 시간을 줄일 수 있는 기술에 관한 것이다.
본 발명에 의하면, 통상의 프로그램 수행, 인터럽트 처리, 운영체제의 스케쥴링 작업용도로서 정해진 복수의 레지스터 집합을 구비하는 멀티쓰레드 프로세서; 및 상기 멀티쓰레드 프로세서와 보조 연산장치 형태로 연결되며, 레지스터 집합의 작업(task)을 관리하고 스케쥴링하는 하드웨어 작업 관리자를 포함하는 고성능 멀티쓰레드 임베디드 프로세서를 제시한다.
멀티쓰레드, 임베디드, 프로세서, 레지스터 집합, 스케쥴링

公开(公告)号：KR100694098B1

公开(公告)日：2007-03-12

申请号：KR1020050028066

申请日：2005-04-04

Applicant: 한국과학기술원 ,  삼성전자주식회사

Inventor： 박인철

IPC: H04N19/436 ,  H04N19/13

CPC classification number: H03M7/4006

Abstract: 산술 복호 방법 및 그 장치가 개시된다. 본 발명에 따른 산술 복호 장치는, 현재 심벌의 복호에 이용되는 최대 빈도 심벌의 레인지와 최소 빈도 심벌의 레인지를 결정하고, 현재 옵셋값과 상기 현재 심벌의 복호에 이용되는 상기 최대 빈도 심벌의 상기 레인지를 비교하여 상기 현재 심벌의 값을 결정하여 출력하는 산술 복호부; 및 상기 현재 심벌이 상기 현재 심벌의 복호에 이용되는 상기 최대 빈도 심벌이라고 예측하여, 상기 현재 심벌의 다음 심벌의 복호에 이용되는 최대 빈도 심벌의 레인지와 최소 빈도 심벌의 레인지를 결정하고, 다음 옵셋값과 상기 다음 심벌의 복호에 이용되는 상기 최대 빈도 심벌의 상기 레인지를 비교하여 상기 다음 심벌의 값을 결정하여 출력하는 예측 산술 복호부;를 포함한다. 본 발명에 따르면, 산술 복호화 시 예측 기법을 이용하여 복수의 심벌에 대한 병렬 처리를 가능하게 함으로써 복호 속도를 크게 향상 시킬 수 있다.
산술부호화/복호화, 예측, CABAC

公开(公告)号：KR1020020069631A

公开(公告)日：2002-09-05

申请号：KR1020010009918

申请日：2001-02-27

Applicant: (주)다이나릿시스템 ,  한국과학기술원

Inventor： 경종민 ,  박인철 ,  이승종 ,  기안도

IPC: G06F9/455

CPC classification number: G06F11/261 ,  G06F17/5022 ,  G06F17/5027

Abstract: PURPOSE: A device and a method for the in-circuit emulation by using the high level programming language are provided to fast and effectively emulate the chip design expressed in the high level programming language such as C and C++ in an in-circuit environment. CONSTITUTION: The emulation environment includes an emulator(10) including a processing engine(101) and a pin signal generator(102). The emulator communicates with a host computer(11) and the host computer compiles the algorithm written by the programming language such as C and C++. The compile code is transferred to a memory of the emulator through a communication port(14) by using a general communication protocol. The processing engine carries out the inner logic functions of the target logic such as the signal processing, the modulation/demodulation and the encryption/decryption. The pin signal generator includes one or more elements such as the field-programmable gate arrays and the programmable logic devices. The elements generate the read/write/control signal to the target system.

Abstract translation: 目的：提供一种通过使用高级编程语言进行在线仿真的器件和方法，以在电路环境中快速有效地模拟以高级编程语言（如C和C ++）表达的芯片设计。 构成：仿真环境包括包括处理引擎（101）和引脚信号发生器（102）的仿真器（10）。 仿真器与主机（11）进行通信，主计算机编译由C和C ++等编程语言编写的算法。 通过使用通用通信协议通过通信端口（14）将编译代码传送到仿真器的存储器。 处理引擎执行目标逻辑的内部逻辑功能，例如信号处理，调制/解调和加密/解密。 引脚信号发生器包括一个或多个元件，例如现场可编程门阵列和可编程逻辑器件。 这些元素产生到目标系统的读/写/控制信号。

公开(公告)号：KR1020160072440A

公开(公告)日：2016-06-23

申请号：KR1020140180043

申请日：2014-12-15

Applicant: 한국과학기술원

Inventor： 박인철 ,  정재환 ,  이영주 ,  여세동

IPC: H03M13/11

CPC classification number: H03M13/11 ,  H03M13/1102 ,  H03M13/1105

Abstract: 최솟값근사방법에서는후보군추출부가입력데이터값들을복수의비교기들에제공하여복수의비교기들의각각에입력되는입력데이터값들중 가장작은입력데이터값들에해당하는최솟값후보군데이터값들을제공한다. 최솟값생성부가최솟값후보군데이터값들을비교하여최솟값후보군데이터값들중 가장작은제1 최솟값및 두번째로작은제2 최솟값을출력한다. 본발명의실시예들에따른최솟값근사방법은 LDPC 복호화기에포함되는최솟값을찾는하드웨어의복잡도를감소시킴으로써 LDPC 복호화기를포함하는시스템의복잡도를감소시킬수 있다.

Abstract translation: 本发明涉及一种用于近似最小值的方法，包括：候选组提取单元，向比较器提供输入数据值，以提供对应于分别输入到比较器的输入数据值中的最小输入数据值的候选最小组数据值; 以及最小生成单元，将所述候选最小组数据值进行比较，以输出分别为所述候选最小组数据值中的最小值和所述第二最小值的第一最小值和第二最小值。 根据本发明的实施例，用于近似最小值的方法可以降低硬件的复杂度以找到包含在低密度奇偶校验（LDPC）解码器中的最小值，以便降低包括LDPC的系统的复杂度 解码器。

公开(公告)号：KR101514813B1

公开(公告)日：2015-04-24

申请号：KR1020130057779

申请日：2013-05-22

Applicant: 한국과학기술원 ,  주식회사 알피언

Inventor： 박인철 ,  유인재 ,  김봉진 ,  이관중 ,  박철웅 ,  남창현

IPC: H03M13/00

Abstract: 하이브리드 시소 디코더는 입력 프레임을 디모듈레이션 하여 생성된 계통(systematic) LLR(log-likelyhood ratio) 및 패리티 LLR과 이전 이터레이션에서 산출된 이전 LLR에 기초한 입력 LLR을 백워드 방향으로 계산하여 백워드 메트릭을 생성하는 백워드 리커션 유닛; 상기 백워드 메트릭이 저장되는 보더 메트릭 메모리; 상기 입력 LLR을 포워드 방향으로 계산하여 포워드 메트릭을 생성하는 포워드 리커션 유닛; 상기 백워드 메트릭과 상기 포워드 메트릭에 기초하여 현재 이터레이션에서의 윈도우에 대한 출력 LLR을 생성하는 출력 LLR 계산기; 및 상기 입력 프레임이 분할된 복수의 슬라이딩 윈도우들 중 홀수번째 슬라이딩 윈도우에 대하여 활성화되어 상기 보더 메트릭 메모리에 저장된 값을 이용하여 더미 메트릭을 생성하여 상기 백워드 리커션 유닛의 초기값으로 제공하는 더미 리커션 유닛을 포함한다

Abstract translation: 混合跷跷板解码器通过基于在向后方向以产生调制d输入帧系统（系统）LLR（对数的情形产生比）和奇偶校验LLR先前迭代前面的LLR计算计算输入LLR向后度量 反向词汇招聘单位生成; 存储后向度量的边界度量存储器; 正向侦察单元，用于在正向上计算所述输入LLR以生成正向量度; 输出LLR计算器，用于基于所述反向度量和所述前向度量为当前迭代中的窗口生成输出LLR; 并且设置虚设是相对于多个滑动窗口中的奇数编号的滑动窗口活性，输入帧被划分，以产生伪度量通过使用存储在边界 - 度量存储器作为向后酒插图单位液体的初始值的值 并包括一个可选单元

公开(公告)号：KR101356543B1

公开(公告)日：2014-01-28

申请号：KR1020120069111

申请日：2012-06-27

Applicant: 한국과학기술원

Inventor： 박인철 ,  장지원 ,  정혜원

IPC: G06F15/80 ,  G06F12/10

Abstract: 멀티 코어 프로세서의 메모리 관리 유닛은 가상 페이지 번호 및 물리 페이지 번호 쌍들을 저장하는 변환 참조 버퍼; 및 어드레스 변환 요청에 응답하여 상기 변환 참조 버퍼에 상기 어드레스 변환 요청된 가상 페이지 번호의 존재 여부에 따른 필터링을 수행하고, 상기 필터링 결과에 따라 상기 변환 참조 버퍼로의 접근 가능 여부를 결정하는 필터를 포함한다.

公开(公告)号：KR1020140000990A

公开(公告)日：2014-01-06

申请号：KR1020120069111

申请日：2012-06-27

Applicant: 한국과학기술원

Inventor： 박인철 ,  장지원 ,  정혜원

IPC: G06F15/80 ,  G06F12/10

Abstract: A memory management unit of a multi-core processor comprises: translation lookaside buffers (TLBs) for storing pairs of virtual page numbers and physical page numbers; and filters for performing filtering whether a virtual page number, for which address conversion is requested, exists in the TLBs, in response to an address conversion request, and determining whether it is possible to access the TLBs, according to the filtering result.

Abstract translation: 多核处理器的存储器管理单元包括：用于存储虚拟页码对和物理页码的对的翻译后备缓冲器（TLB）; 以及过滤器，用于响应于地址转换请求，在TLB中是否存在请求了地址转换的虚拟页号，并根据过滤结果确定是否可以访问TLB。

公开(公告)号：KR1020130081425A

公开(公告)日：2013-07-17

申请号：KR1020120002394

申请日：2012-01-09

Applicant: 한국과학기술원

Inventor： 박인철 ,  김봉진 ,  송진욱

IPC: G06F15/80 ,  G06F9/46

CPC classification number: G06F9/4812 ,  G06F9/3887 ,  G06F9/544 ,  G06F12/0806

Abstract: PURPOSE: A multi-core process, a multi-core system, an electronic device, and a cache sharing method of the multi-core process are provided to operate cores by sharing a command cache and effectively relay the collision of command request signals between the cores, thereby reducing the whole size and increasing an operation speed. CONSTITUTION: A command cache (200) stores commands. Cores (100-1~100-n) share the command cache. The cores successively perform the operations corresponding to the commands by receiving the commands corresponding to continuous addresses from the command cache. The cores include buffers (110-1~110-n) which execute the commands which are received from the command cache. The cores successively perform the operations corresponding to the commands stored in the buffers.

Abstract translation: 目的：提供多核处理，多核系统，电子设备和多核处理的高速缓存共享方法，通过共享命令高速缓存来有效地中继命令请求信号的冲突， 芯，从而减小整体尺寸并增加操作速度。 构成：命令缓存（200）存储命令。 内核（100-1〜100-n）共享命令缓存。 核心通过从命令高速缓存接收与连续地址相对应的命令来连续执行与命令相对应的操作。 核心包括执行从命令高速缓存接收的命令的缓冲器（110-1〜110-n）。 核心连续执行与存储在缓冲器中的命令相对应的操作。

公开(公告)号：KR101266128B1

公开(公告)日：2013-05-27

申请号：KR1020120003660

申请日：2012-01-12

Applicant: 한국과학기술원

Inventor： 박인철 ,  송진욱 ,  김봉진

IPC: G06F13/14 ,  G06F13/38

Abstract: PURPOSE: A system-on-chip, a microcontroller, an electronic device including the same and a method of communicating in the system-on-chip are provided to increase communication speed between a master IP and a slaver IP through an address channel and a micro data channel. CONSTITUTION: A master IP(100) has an arbitrary function of giving a read command and a write command. A slave IP(200) has an arbitrary function of performing reading and writing operations according to the read and write commands from the master IP. The master IP and the slave IP communicates with each other through an address channel(ADDR_CH) and a data channel(WRITE_CH, READ_CH). The data channel includes multiple micro data channels. The master IP provides a command signal(CMD) to the slave IP. The slave IP receives the command signal from the master IP through the address channel.

Abstract translation: 目的：提供片上系统，微控制器，包括其的电子设备和在片上系统中进行通信的方法，以通过地址信道和主机IP提供主IP和从业者IP之间的通信速度 微数据通道。 构成：主IP（100）具有给出读命令和写命令的任意功能。 从属IP（200）具有根据来自主IP的读取和写入命令执行读取和写入操作的任意功能。 主IP和从属IP通过地址信道（ADDR_CH）和数据信道（WRITE_CH，READ_CH）相互通信。 数据通道包括多个微数据通道。 主IP为从属IP提供命令信号（CMD）。 从IP通过地址通道从主IP接收命令信号。