公开(公告)号：KR100385858B1

公开(公告)日：2003-06-02

申请号：KR1020000082804

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  김종대 ,  조경익

IPC: H01L27/092

Abstract: PURPOSE: A power device having a trench drain field plate is provided to control extension of space charges at the edge of a gate by including a trench structure in a drift region, and to obtain a breakdown voltage and a low on-resistance by improving reduced surface field(RESURF) effect. CONSTITUTION: A buried layer of the first conductivity type and the epi layer of the second conductivity type are formed on a silicon substrate. A diffusion layer of the first conductivity type as a channel portion is formed on the buried layer. The drift region of the second conductivity type is partially formed on the epi layer. A gate insulation layer is partially formed in the diffusion layer and the drift region. A part of the drift region is formed of a trench structure so that the edge of the gate partially extends in the trench. A drain field plate is formed on an insulation layer having a thickness different from that of the gate insulation layer, connected from the inside of the trench to a drain.

Abstract translation: 目的：提供一种具有沟槽漏极场板的功率器件，以通过在漂移区中包括沟槽结构来控制栅极边缘处的空间电荷的扩展，并且通过改进还原而获得击穿电压和低导通电阻 表面场（RESURF）效应。 构成：在硅衬底上形成第一导电类型的埋层和第二导电类型的外延层。 在掩埋层上形成作为沟道部分的第一导电类型的扩散层。 第二导电类型的漂移区部分形成在外延层上。 栅绝缘层部分地形成在扩散层和漂移区中。 漂移区的一部分由沟槽结构形成，使得栅极的边缘部分地在沟槽中延伸。 漏极场板形成在厚度不同于栅极绝缘层的绝缘层上，从沟槽内部连接到漏极。

公开(公告)号：KR1020030009766A

公开(公告)日：2003-02-05

申请号：KR1020010044381

申请日：2001-07-24

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  김종대

IPC: H01L27/06

Abstract: PURPOSE: A BCD(Bipolar-CMOS-DMOS) device and a method for fabricating the same are provided to enhance a degree of integration by dividing particular devices by a trench. CONSTITUTION: A SiGe-HBT device is fabricated by forming the first buried layer, the second buried layer, an emitter electrode, a base electrode, and a collector electrode on a silicon substrate. An n-MOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on an n-well region of an epitaxial layer(206) divided by the SiGe-HBT device and a trench. A p-MOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on a p-well region(218a,218c) of the epitaxial layer(206) isolated by the n-MOS device and a field oxide layer(223). A p-LDMOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on the n-well region(216a,216b) of the second buried layer(205) and forming a p-drift region(216b) on the second buried layer. An n-LDMOS device is fabricated by forming a gate electrode, a source electrode, and a drain electrode on the p-well region(218a,218c) and forming an n-drift region of the second buried layer.

Abstract translation: 目的：提供BCD（双极CMOS-DMOS）器件及其制造方法，以通过用沟槽划分特定器件来增强集成度。 构成：通过在硅衬底上形成第一掩埋层，第二掩埋层，发射极，基极和集电极来制造SiGe-HBT器件。 通过在由SiGe-HBT器件划分的外延层（206）的n阱区域和沟槽上形成栅电极，源电极和漏电极来制造n-MOS器件。 通过在由n-MOS器件隔离的外延层（206）的p阱区（218a，218c）上形成栅电极，源极和漏电极来制造p-MOS器件，以及场氧化物 层（223）。 通过在第二埋层（205）的n-阱区（216a，216b）上形成栅电极，源电极和漏电极并形成p漂移区（216b）来制造p-LDMOS器件， 在第二掩埋层。 通过在p阱区（218a，218c）上形成栅电极，源极和漏电极并形成第二掩埋层的n漂移区来制造n-LDMOS器件。

公开(公告)号：KR100355273B1

公开(公告)日：2002-10-11

申请号：KR1020000073473

申请日：2000-12-05

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L21/336

公开(公告)号：KR100331032B1

公开(公告)日：2002-04-06

申请号：KR1019990040257

申请日：1999-09-18

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  김상기 ,  구진근 ,  조경익

IPC: H01L27/085

Abstract: 본발명은리튬이온이차전지보호회로, DC-DC 변환기, 모터등에사용되는저전압대전류고집적트렌치게이트전력소자제조방법에관한것이다. 본발명은 P-웰 (또는 N-웰) 마스크와소오스마스크를사용하지않고트렌치게이트마스크를이용하여먼저 P-웰 (또는 N-웰영역)을형성한후, 측벽막을형성하여이를마스크로사용하여트렌치구조와트렌치게이트를순차형성하고, 소오스영역을형성함으로써사용되는마스크의수를줄여제조공정을단순화한것이다. 따라서, 본발명의트렌치게이트전력소자제조방법을이용하면적은수의마스크사용으로생산성향상과더불어제조원가를낮출수 있다. 또한트렌치게이트를중심으로마스크사용없이 P-웰영역(또는 N-웰영역)과 N+ 소오스영역(또는 P+ 영역)을형성함에따라소자의정렬오차가줄어고집적화함으로써전력소자의주요변수인온 저항을낮출수 있으며, 고집적트렌치게이트전력소자를제조할수 있다.

公开(公告)号：KR100306744B1

公开(公告)日：2001-12-17

申请号：KR1019980049309

申请日：1998-11-17

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  노태문 ,  김상기 ,  김종대 ,  이대우 ,  구진근 ,  김대용

IPC: H01L29/78

Abstract: 본 발명은 스텝모터, 자동차, 평판 디스플레이 구동 집적회로 등에 사용되는 고 전압 전력소자 및 그 제조방법에 관한 것이다. 본 발명은, 실리콘 기판 위에 웰을 형성하고, 드레인 영역과 소오스 영역을 형성하는 공정과; 트렌치 구조를 형성하는 공정과; 산화막을 성장한 후, 트렌치 측벽에 실리콘 질화막을 형성하는 공정과; 드리프트 영역의 상기 실리콘 질화막 측벽을 제거 한 후 제 1필드 산화막을 성장하고, 채널 영역의 상기 실리콘 질화막을 제거한 다음 상기 제 1필드 산화막 보다는 얇은 두께의 게이트 산화막을 성장하는 공정과; 불순물이 도핑된 다결정실리콘 박막을 증착하여 게이트 전극을 형성하는 공정과; 소오스 전극 및 드레인 전극을 형성하는 공정을 포함하는 트렌치 게이트 전력소자 제조방법을 제공한다. 또, 본 발명은 먼저 트렌치 구조를 형성한 후, 웰, 소오스, 드레인 영역을 형성하고, 트렌치 게이트를 형성하는 순서로 트렌치 게이트 전력소자를 제조할 수 있다. 이와 같은 본 발명은, 수직채널 구조를 제공하고, 소자가 차지하는 면적을 줄임과 동시에 높은 항복 전압과 낮은 ON-저항값을 갖는 전력소자를 제조할 수 있고, 얇은 게이트 단일 산화막을 사용한 전력소자보다 전류 이득의 감소 없이 항복 전압 특성을 향상시킬 수 있는 전력소자 제조방법을 제공한다.

公开(公告)号：KR1020010029140A

公开(公告)日：2001-04-06

申请号：KR1019990041794

申请日：1999-09-29

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  조경익

IPC: H01L21/22

Abstract: PURPOSE: A power device of a trench gate structure is to improve a breakdown voltage and an on-resistance characteristic by prevent a short channel effect and an expansion of a depletion layer. CONSTITUTION: A p+ type buried layer(2) is formed in a p type silicon substrate(1). An n type epi-layer(3) having a low concentration is grown on the entire surface of the silicon substrate. A p type diffusion layer(4) and a n type drift layer(5) consisting of a channel region are formed on the buried layer and the epi-layer by an etching process, an impurity ion implantation, and a high temperature heat treatment process. The first and the second trench(9a,9b) are formed in a predetermined region of the p type diffused layer and the n type drift layer. A gate electrode(12) is extended to the bottom of the second trench in the n type drift layer. The gate electrode consists of polycrystalline silicon. The gate electrode may be coated on the entire surface of the second trench in the n type drift layer. A shallow p type impurity layer(10) is formed at a periphery of the second trench in the n type drift layer. The gate electrode is overlapped with the first and second trench.

Abstract translation: 目的：沟槽栅极结构的功率器件是通过防止短沟道效应和耗尽层的膨胀来提高击穿电压和导通电阻特性。 构成：在p型硅衬底（1）中形成p +型掩埋层（2）。 在硅衬底的整个表面上生长具有低浓度的n型外延层（3）。 通过蚀刻工艺，杂质离子注入和高温热处理工艺，在掩埋层和外延层上形成由沟道区组成的p型扩散层（4）和n型漂移层（5）。 第一和第二沟槽（9a，9b）形成在p型扩散层和n型漂移层的预定区域中。 栅电极（12）延伸到n型漂移层中的第二沟槽的底部。 栅电极由多晶硅组成。 栅电极可以涂覆在n型漂移层中的第二沟槽的整个表面上。 在n型漂移层中的第二沟槽的周围形成浅的p型杂质层（10）。 栅电极与第一沟槽和第二沟槽重叠。

公开(公告)号：KR1020010017802A

公开(公告)日：2001-03-05

申请号：KR1019990033494

申请日：1999-08-14

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  남기수 ,  구진근

IPC: H01L27/08

Abstract: PURPOSE: A power integrated circuit structure which is easily manufactured and whose characteristic is easily controlled is provided to simplify a manufacturing process, by mixing a lateral double-diffused metal oxide semiconductor(LDMOS) transistor of a non reduced-surface(RESURF) type and an LDMOS transistor of a non-RESURF type. CONSTITUTION: A power integrated circuit includes a lateral double-diffused metal oxide semiconductor(LDMOS) transistor of the first conductivity type, an LDMOS transistor of the second conductivity type and a complementary metal oxide semiconductor(CMOS) transistor which are supplied on an active silicon layer of a silicon-on-insulator(SOI) substrate. The LDMOS transistor of the first conductivity type is formed in the deep second conductive well of the active silicon layer as a reduced-surface (RESURF) field type. The LDMOS transistor of the second conductivity type is formed in the deep second conductive well of the active silicon layer as a non-RESURF field type.

Abstract translation: 目的：提供易于制造且易于控制其特性的功率集成电路结构，以通过将非还原表面（RESURF）型的横向双扩散金属氧化物半导体（LDMOS）晶体管和 非RESURF型的LDMOS晶体管。 构成：功率集成电路包括第一导电类型的横向双扩散金属氧化物半导体（LDMOS）晶体管，第二导电类型的LDMOS晶体管和互补金属氧化物半导体（CMOS）晶体管，其被提供在活性硅上 绝缘体上硅（SOI）衬底的层。 第一导电类型的LDMOS晶体管形成在活性硅层的深第二导电阱中作为还原表面（RESURF）场型。 第二导电类型的LDMOS晶体管作为非RESURF场类型形成在有源硅层的深第二导电阱中。

公开(公告)号：KR100273132B1

公开(公告)日：2000-12-01

申请号：KR1019970051196

申请日：1997-10-06

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  이대우 ,  김상기 ,  남기수 ,  구진근 ,  노태문 ,  김종대

IPC: H01L27/10

Abstract: PURPOSE: A method for manufacturing a power integrated circuit device having a reverse well structure is provided to easily make an n-type or p-type deep junction of a low density drift region by preventing surface density of a deep well from being unnecessarily high, to maximize a reduced surface field(RESURF) effect in the drift region by making a well density under the drift region have a high density structure, and to prevent punch-through caused by the drift region and a p-type substrate. CONSTITUTION: An n- buried layer(39) is formed in a portion where a high voltage p-type metal-oxide-semiconductor(PMOS) device is to be formed on a p-type substrate(21). A p- buried layer(40) is formed in a portion where a high voltage n-type metal-oxide-semiconductor(NMOS) device and a complementary metal-oxide-semiconductor(CMOS) device are to be formed on the substrate. An oxide layer is entirely removed. After a cleaning process, an n- epi layer(22) is grown on the entire surface of a wafer. P-type impurity ions are implanted into the n- epi layer portion grown on the p- buried layer, and annealed to form a deep p- well(41). The high voltage PMOS device is formed in the n- epi layer portion grown on the n- buried layer. The high voltage NMOS device and the CMOS device are formed in the deep p- well portion.

Abstract translation: 目的：提供一种制造具有反向阱结构的功率集成电路器件的方法，通过防止深阱的表面密度不必要地高而容易地形成低密度漂移区的n型或p型深结， 通过在漂移区域下方的阱密度具有高密度结构并且防止由漂移区域和p型衬底引起的穿通而使漂移区域中的减小的表面场（RESURF）效应最大化。 构成：在p型衬底（21）上将形成高压p型金属氧化物半导体（PMOS）器件的部分中形成n埋层（39）。 在衬底上要形成高电压n型金属氧化物半导体（NMOS）器件和互补金属氧化物半导体（CMOS）器件的部分中形成p埋层40。 氧化层被完全去除。 在清洁过程之后，在晶片的整个表面上生长n-外延层（22）。 将P型杂质离子注入到在p埋层上生长的n-epi层部分中，并退火形成深p-阱（41）。 高电压PMOS器件形成在n埋层上生长的n-epi层部分中。 高电压NMOS器件和CMOS器件形成在深p-阱部分中。

公开(公告)号：KR100246536B1

公开(公告)日：2000-03-15

申请号：KR1019970043554

申请日：1997-08-30

Applicant: 한국전자통신연구원

Inventor： 송규상 ,  박문양 ,  송원철 ,  구진근

IPC: G09G3/296

CPC classification number: H03K19/00315 ,  G09G3/22 ,  G09G3/28 ,  G09G3/296 ,  G09G3/30 ,  G09G2310/0289 ,  G09G2310/0291 ,  G09G2330/02

Abstract: 기체 플라즈마 발광 표시장치(PDP; Plasma Display Panel) 등의 평면 표시장치(FDP; Flat Display Panel) 구동용으로 사용되는 고전압 구동회로는 로직 레벨의 신호를 고전압의 신호로 변환시켜 출력시키는 기능을 한다. 일반적으로 이런 고전압 구동회로에서는 신호가 하이(high) 또는 로우(low) 상태로 유지되는 시간동안 흐르는 정적전류(static current)나 신호가 스위칭하는 과정에서 흐르는 과도전류(transient current)가 흐르게 된다. 이 두 전류의 흐름에 의하여 불필요한 전력소모가 발생하게 된다. 이러한 문제점을 해결하기 위하여 새로운 회로가 많이 개발되어 있으나 지금까지의 회로는 대부분 정적전류를 줄이기 위하여 고안되었다.
그러나, 본 발명에서는 이 구동회로 내에서 인가되는 상보(complementary)형 두 신호의 스위칭 시간을 조절하는 회로를 부가함으로써 과도전류의 흐름을 제거하였다.

公开(公告)号：KR1019990084634A

公开(公告)日：1999-12-06

申请号：KR1019980016540

申请日：1998-05-08

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: 본 발명은 반도체 기술분야에 관한 것으로, 특히 원형 전류제어 전력소자(race-track type current-controlled power device)에 관한 것이며, 드레인 부근에서의 전계집중 효과를 완화시켜 항복전압을 높일 수 있고, 전류제어가 용이한 원형 전류제어 전력소자를 제공하는데 그 목적이 있다. 이를 위해 본 발명의 원형 전류제어 전력소자는 채널영역이 표류영역에서 부분적으로 돌출된 톱니(이하 '톱니형 채널') 구조를 가지며, 동시에 채널과 채널 사이로 드레인 영역으로부터 돌출된 톱니(이하 '톱니형 드레인') 구조를 가진다. 즉, 본 발명에서 제안하는 원형 전류제어 전력소자는 원형의 LDMOS 소자로서 톱니형 채널 사이에는 필드 산화막이 있어서 채널과 채널간을 격리시키며, 이에 대응하여 톱니형 드레인이 표류영역의 길이만큼 떨어져서 톱니형 채널과 서로 어긋나게 맞물려있다. 따라서 톱니형 채널과 톱니형 드레인의 폭을 조절함으로서 드레인 전류를 쉽게 제어할 수 있으며, 전계집중 효과를 완화시킴으로서 종래의 원형 전력소자보다 항복전압을 높일 수 있다.