公开(公告)号：KR100204571B1

公开(公告)日：1999-06-15

申请号：KR1019960065730

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 천대녕 ,  김상범 ,  최장식 ,  김기현 ,  민병기

IPC: G06F9/34

Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 이벤트를 제어하기 위한 파이퍼라인 형식의 마이크로 제어기와 그 동작에 관한 것으로, 특히 동시 다발적으로 발생되는 이벤트들을 인스트럭션 수준에서 실시간 처리하기 위한 마이크로 제어기에 의한 이벤트 신호 제어 회로에 관한 것이다.
이러한 이벤트 제어 기능을 별도의 인스트럭션으로 정의하여 프로그램 수준에서 모든 이벤트를 마이크로 제어기를 통해 제어 함으로서, 이벤트 처리 순서, 이벤트 별 응답 신호 조정 및 이벤트 처리 프로그램을 단순화 시키는 장점을 갖는다.

公开(公告)号：KR100198781B1

公开(公告)日：1999-06-15

申请号：KR1019960064133

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  민병기 ,  김상범 ,  천대녕

IPC: H03M7/30

CPC classification number: G06T9/005

Abstract: 본 발명은 비디오 신호의 압축과 복원에 대한 국제 표준인 H.263의 양자화 알고리즘을 이용하여 VLSI로 구현하는 양자화기 구조에 관한 것이다.
H.263의 양자화 알고리즘을 3 비트 부스 인코더를 이용한 승산기로 구현할 때에 승산기의 입력되는 DCT 계수 데이터는 절대 값과 뺄셈 연산을 하는 복잡한 전처리 단계가 있다.
본 발명은 상기의 문제점을 해결하기 위한 첫 단계로 입력되는 DCT 계수를 항상 음수가 되도록하여 뺄셈 연산을 한 다음 승산기 회로로의 입력은 양수가 되도록 하는 방법으로 전처리 단계를 간소화 하였다. 따라서, 승산을 위한 전처리 단계를 간소화 하였으며, 승산 결과의 부호와 계산 결과의 넘침(Overflow) 등의 승산결과 후 처리 또한 간소화 할수 있는 양자화기에 관해 개시된다.

公开(公告)号：KR100174873B1

公开(公告)日：1999-04-01

申请号：KR1019950047860

申请日：1995-12-08

Applicant: 한국전자통신연구원

Inventor： 최장식 ,  김기현 ,  송경준

IPC: G06F17/14

Abstract: 본 발명은 4×8블럭과 2개의 4×8블록을 처리하는 이산 여현 변환기(Discrete Cosine Transformer, 이하 DCT라고 약칭함) 및 그 방법에 관한 것으로서, 그 특징은 4×8블록과 2개의 4×8블록을 처리하는 이산 여현 변환기에 있어서, 블록의 움직임 정보에 따라 DCT 블록의 크기를 달리하는 디지털 비디오 카세트 레코더로부터 영상 데이터를 입력받는 입력수단과, 상기 입력수단을 통해 입력받은 영상 데이터를 분석하여 움직임이 있는지 없는지를 판단하는 판단수단과, 상기 판단수단에 의해 움직임이 없다고 판단된 경우에 8×8 DCT을 수행하는 8×8 DCT 수단 및 상기 판단수단에 의해 움직임이 크다고 판단된 경우에 블록 내 수직방향의 이웃하는 두 화소끼리 합과 차를 계산하여 2개의 4×8 DCT을 수행하는 4×8 DCT 수단을 포함하는 데에 있으므로, 본 발명은 서로 다른 블럭 크� �를 처리하도록 하여 코딩 효율과 화질을 향상시킬 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR100148033B1

公开(公告)日：1998-09-15

申请号：KR1019940033480

申请日：1994-12-09

Applicant: 한국전자통신연구원

Inventor： 김상범 ,  최장식 ,  김기현 ,  민병기 ,  천대녕

IPC: H04N19/423

Abstract: 본 발명은 동영상을 실시간 압축 또는 복원하는 영상 처리 시스템에서 동여상의입력과 출력을 수행하는 비디오 오버레이 회로와 영상 압축/복원기 사이의 데이터 변환 및 인터페이스 회로에 관한 것으로 일반적인 비디오 오버레이 회로의 프레임 메모리 구조를 개선하여 프레임 메모리를 핑퐁 방식으로 구성하여 영상 압축/복원기와의 인터페이스를 제공하는 방법과 동 방법을 사용한 프레임 메모리와 영상 압축/복원기 사이의 블럭 변환기 구조에 관한 것이다.
특징적인 구성으로는 동영상의 실시간 압축 또는 복원을 위한 영상 처리 시스템에서 동영상의 입력과 출력을 수행하는 비디오 오버레이 회로에 있어서, 핑퐁 방식으로 구성한 두개의 프레임 메모리 뱅크와, 상기 비디오 오버레이 회로의 NTSC디코더부로부터 한 영상 프레임의 끝을 알리는 블랭크 신호가 검출되면 뱅크 선택 신호를 반전시켜서 비디오 오버레이 회로와 픽셀 블럭 변환부로 연결되는 프레임 메모리 뱅크를 바꾸어 주도록 하는 프레임 메모리 뱅크 제어부와, 상기 프레임 메모리 뱅크 제어부의 뱅크 선택 신호에 의해 두개의 프레임 메모리 뱅크 중 한 프레임 메모리 뱅크가 비디오 오버레이 회로로 연결되면 다른 프레임 메모리 뱅크는 픽셀 블럭 변환부를 거쳐서 영상 압축/복원부에 연결되도록 두개의 프레임 메모리 뱅크를 제어하는 프레 임 메모리 선택부 및 픽셀 블록 변화 선택부와, 상기 두개의 프레임 메모리 뱅크에 저장되는 데이터와 영상 압축/복원부에서 사용되는 데이터의 형식을 변환시키고 전송 동기를 맞추어 주는 픽셀 블록 변환부로 구성함에 있으며 이것은 기존의 오버레이 회로의 동작에 영향을 주지 않고 영상 데이터를 얻거나 디스플레이 할 수 있으며 칼라 변환등의 영상 압축/복원의 전 처리 과정을 기존의 오버레이 회로를 이용할 수 있다는 장점이 있다.

公开(公告)号：KR100138861B1

公开(公告)日：1998-06-15

申请号：KR1019940034152

申请日：1994-12-14

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  민병기 ,  김상범 ,  최장식 ,  천대녕

IPC: G06F7/38

Abstract: 본 발명은 양자화값의 역수를 미리 계산하여 별도의 롬에 저장하여 제산 동작을 승산동작으로 변환사용하므로서 별도의 제산기없이 승산회로 하나만으로 양자화 및 역 양자화가 가능하도록 즉,
F
Q (u,v) = 정수라운드[F(u,v) ×
1 /
q(u,v) ]… … (식 3)
과 같이 표현되는 영상 압축/복원용 양자화기의 양자화/역양자화 회로를 제공함에 있다.
특징적인 구성으로는 영상 데이터와 함께 입력되는 블럭 데이터의 시작 신호에 의해서 래스터(RASTER) 주사순의 램 엑세스(기록/판독) 제어를 위한 주소를 발생하는 주소 생성기와 상기 주소 생성기의 6비트 출력에 양자화 메모리뱅크의 선택을 위한 선택신호가 상위 비트로 가산되어 만들어진 64×8 비트의 양자화 데이블 4개를 포함하는 양자화 테이블 램과 상기 양자화 테이블 램의 양자화 계수에 대한 역수값(1~1/225)을 저장하는 롬으로 된 메모리 회로부와, 비트열 형태로 입력되는 피승수와 승수를 이용하여 부스 부호화계수를 출력하는 부스 부호화수단과 상기 부스부호화 계수에 대한 올림수를 저장하기 위한 올림수 저장용 가산수단과 양자화기의 모드가 양자화 일 경우 양자화값의 역수에 곱해진 기준화계수를 다시 나누어 결과를 출력해 주는 병렬 덧셈기/배럴 쉬프터수단으로 된 승산기 회로부로 구성함에 있다

公开(公告)号：KR100131153B1

公开(公告)日：1998-04-24

申请号：KR1019940034151

申请日：1994-12-14

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  김상범 ,  최장식 ,  천대녕 ,  민병기

IPC: G06F13/00 ,  G06F9/38 ,  G06F17/16

Abstract: 본 발명은 움직임 보상을 행하는 알고리즘들 중에서 완전탐색 블럭정합 알고리즘(FBMA : Full-search Block Matching Algorithm)을 고속 파이프라인(Pipeline) 병렬구조로 구현 가능하도록 하기 위한 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기(Motion Estimator)에 관한 것으로, 기준블럭과 후보블럭 사이의 차의 절대값을 계산하는 부분과 차의 절대값을 누적하는 합연산 부분으로 크게 구성되며 각 구분을 각각 하나의 파이프 상태 연결되는데 후보 블럭데이타 경로를 두가지로 변경시켜 매 동기 클럭에 맞추어 두 개의 후보 블럭데이타에 대하여 번갈아 가며 반복적으로 연산 출력을 수행시킬 수 있도록 병렬성을 추가시킨 벡터처리기가 5개 병렬로 연결 구성되는 것을 특징으로 하는 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기를 구성하는 벡터처리기 를 제공하면 움직임 예측기를 구성하는 PE PIPE의 효율을 100% 사용가능한 것 외에 PE의 외부에서 보면 데이타와 제어신호들의 구별이 없다는 것이다. 모든 데이타는 데이타 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달되며, 모든 제어신호들도 6비트의 제어 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달된다. 즉 PE PIPE의 외부에서 보면 제어신호들도 데이타와 전혀 구별됨 없이 파이프라인 데이타로 취급된다. 이러한 구조는 PE PIPE에서 데이타 버스와 제어신호 버스를 불필요하게 하여 본 발명의 PE PIPE의 안정된 동작과 고속동작에 기여하게 되는 효과가 있다.

公开(公告)号：KR100119900B1

公开(公告)日：1997-10-29

申请号：KR1019940007852

申请日：1994-04-14

Applicant: 한국전자통신연구원

Inventor： 김기현 ,  민병기 ,  박치항 ,  박광규 ,  최병태

IPC: G06T9/00

Abstract: A variable length pair converting circuit for JPEG algorithm is capable of encoding process and decoding process by a single circuit. The variable length pair converting circuit for JPEG algorithm for encoding and decoding a variable length pair in a variable length code module complying with the regulation of JPEG (Joint Photographics Experts Group) includes a first barrel shifter(1) for controlling an effective bit number of an input data in response to a control signal provided from the variable length code module, a second barrel shifter(2) having one input terminal connected to an output terminal of the first barrel shifter and the other input terminal to receive data provided from the variable length code module, for controlling a code length of the data inputted through one of the two input terminals in response to a control signal provided from the variable length code module, a code detector(3) for determining a code of an amplitude from the output data of the second barrel shifter in decoding; an absolute value-compliment converting circuit(4) for converting the amplitude coded in a form of compliment of 1 provided from the second barrel shifter in decoding, and converting the amplitude of the absolute value inputted in an RLD (Run Length Code) form to a complimentary form of 1; a first bit inverse arrangement circuit(5) for arranging the amplitude of the RLC inputted from the variable length code module in a inverse order in encoding and providing it to the absolute value-complement converting circuit; and a second bit inverse arrangement circuit(5a) for rearranging the output data from the second barrel shifter in a inverse order.

Abstract translation: 用于JPEG算法的可变长度对转换电路能够通过单个电路对处理和解码处理进行编码。 用于编码和解码符合JPEG（联合图像专家组）规定的可变长度代码模块中的可变长度对的用于JPEG算法的可变长度对转换电路包括：第一桶形移位器（1），用于控制有效位数 响应于从可变长度码模块提供的控制信号的输入数据，具有连接到第一桶形移位器的输出端的一个输入端的第二桶形移位器（2）和用于接收从该变量提供的数据的另一个输入端 长度代码模块，用于响应于从可变长度代码模块提供的控制信号，控制通过两个输入端之一输入的数据的代码长度;代码检测器，用于从输出端确定幅度的代码 在解码中第二桶形移位器的数据; 一个绝对值补偿转换电路（4），用于在解码时将从第二桶形移位器提供的以1的补码形式编码的幅度转换，并将在RLD（运行长度码）形式中输入的绝对值的振幅转换为 1的免费形式 第一位逆位置电路（5），用于在编码中以相反的顺序排列从可变长度代码模块输入的RLC的幅度，并将其提供给绝对值互补转换电路; 以及用于以相反的顺序重新排列来自第二桶形移位器的输出数据的第二位反相布置电路（5a）。

公开(公告)号：KR100119276B1

公开(公告)日：1997-09-30

申请号：KR1019930027866

申请日：1993-12-15

Applicant: 한국전자통신연구원

Inventor： 민병기 ,  김기현 ,  최장식 ,  손중길

IPC: H04N19/42 ,  H04N19/124

Abstract: The inverse quantization circuit for image restoration including a two's multiple extending unit(10) and a sign discriminating unit(20), comprises: a 3-bit booth multiplier(70) for obtaining the multiplication of 2A+Sign(A) and Q; and a booth encoder application circuit(60) receiving the outputs(SN, SP) supplied from the sign discriminating unit(20) and a second least bit(b2) of n + 1 bit 2's complement B=(2A), for applying the outputs b0=(SN) OR (SP), b"2=(b2)EXOR(SR), and the least bit(b1)of B to a booth encoder(71) of a first stage of the booth multiplier(70) and for applying the output b'2 =(b2) AND(inversed SN) and the fourth and third least bits(b4, b3) to a booth encoder(72) of a second stage of the booth multiplier(70) .

Abstract translation: 包括二的多个扩展单元（10）和符号识别单元（20）的用于图像恢复的逆量化电路包括：用于获得2A + Sign（A）和Q的乘法的3位展位乘法器（70） 以及接收从符号识别单元（20）提供的输出（SN，SP）和n + 1位2的补码B =（2A）的第二最小比特（b2）的展位编码器应用电路（60），用于施加 将展位乘数（70）的第一阶段的展位编码器（71）的b0 =（SN）OR（SP），b“2 =（b2）EXOR（SR）和B的最小比特（b1） 并且将输出b'2 =（b2）AND（反相SN）和第四和第三最小比特（b4，b3）应用于展位乘数器（70）的第二级的展位编码器（72）。

公开(公告)号：KR1019950008839B1

公开(公告)日：1995-08-08

申请号：KR1019910025586

申请日：1991-12-31

Applicant: 한국전자통신연구원

Inventor： 이규호 ,  김기현 ,  이훈복 ,  박치항

IPC: G06F15/16

Abstract: The structure maximizes the usage efficiency of node computer, and has the effect of parallel processing computer. The device includes: multiple message storage units which save data files; a network interface uint which has an interface function, a computation unit which has a communication function and has a node processor, a node memory, a node computer; an I/O unit which connects to the computation unit and has an I/O controller and a multimedia input/output processor. The network interface unit has a protocol private processor, a memory, and interface devices. The unit communication network has a communication topology, and an unit communication private processor.

Abstract translation: 结构最大化节点计算机的使用效率，具有并行处理计算机的作用。 该设备包括：保存数据文件的多个消息存储单元; 具有接口功能的网络接口uint，具有通信功能并具有节点处理器，节点存储器，节点计算机的计算单元; 连接到计算单元并具有I / O控制器和多媒体输入/输出处理器的I / O单元。 网络接口单元具有协议专用处理器，存储器和接口设备。 单元通信网络具有通信拓扑，单元通信专用处理器。

公开(公告)号：KR102205989B1

公开(公告)日：2021-01-25

申请号：KR1020150007299

申请日：2015-01-15

Applicant: 한국전자통신연구원

Inventor： 김용해 ,  황치선 ,  김기현 ,  오힘찬 ,  류호준 ,  변춘원 ,  이명래 ,  이재원 ,  피재은

IPC: G03H1/12

Abstract: 홀로그래픽표시장치는광을출사하는광원부및 공간광 변조기를포함할수 있다. 상기공간광 변조기는상기광원부에서출사된광의위상및 진폭중 적어도하나를변조하여홀로그램영상을출력할수 있다. 상기공간광변조기는기판및 상기기판상에적층된복수의광 변조층들을포함할수 있다. 상기복수의광 변조층들은굴절률, 두께, 및투명도중 적어도하나가서로상이할수 있다.