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    制造具有最小应力的异质结构的方法
    72.
    发明授权
    制造具有最小应力的异质结构的方法 失效 复审申请

    公开(公告)号：CN102110591B

    公开(公告)日：2016-10-05

    申请号：CN201010560549.8

    申请日：2010-11-23

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： A·沃夫尔达奇

    IPC: H01L21/02

    CPC classification number: H01L21/76256

    Abstract: 本发明涉及一种制造具有最小应力的异质结构的方法，包括将第一晶片(110)键合到第二晶片(120)的步骤(S5)，其中第一晶片(110)的热膨胀系数低于第二晶片(120)的热膨胀系数，以及至少一个键合增强退火步骤(S7)。所述方法的特征特别在于，所述方法包括：在键合步骤(S5)之后以及所述键合增强退火步骤(S7)之前，至少部分地修整第一晶片(110)的至少一个修整步骤(S6)。

    通过层转移制造结构的方法
    74.
    发明授权
    通过层转移制造结构的方法 有权

    公开(公告)号：CN101803002B

    公开(公告)日：2013-01-09

    申请号：CN200880106202.7

    申请日：2008-09-11

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： B·苏利耶布歇 ,  S·凯尔迪勒 ,  W·施瓦岑巴赫

    IPC: H01L21/762

    CPC classification number: H01L21/306

    Abstract: 本发明涉及一种通过将施主衬底(30)的层(32)转移到接受衬底(10)来制造半导体结构的方法，所述方法包括如下步骤：(a)在施主衬底(30)中生成脆化区(31)，以便限定前述层(32)，(b)处理施主衬底(30)和/或接受衬底(10)的表面，以便增大两个衬底之间的键合强度，(c)使施主衬底(30)直接晶片键合到接受衬底(10)，(d)在脆化区(31)中分离施主衬底(30)，以便形成所述半导体结构，其中接受衬底的表面除周边的冠以外均被转移层(32)覆盖。所述方法的特征在于，在步骤(b)中控制衬底表面的处理，从而施主衬底与接受衬底之间的键合强度在这些衬底的周边区域中的增大低于键合强度在所述衬底的中心区域中的增大，并且所述周边区域的宽度至少等于冠的宽度且低于10mm。

    用于分子键合硅衬底和玻璃衬底的方法
    75.
    发明公开
    用于分子键合硅衬底和玻璃衬底的方法 无效 复审申请

    公开(公告)号：CN102446809A

    公开(公告)日：2012-05-09

    申请号：CN201110309281.5

    申请日：2011-10-10

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： S·凯尔迪勒 ,  D·德尔普拉

    IPC: H01L21/762 ,  H01L21/20

    CPC classification number: H01L21/67132 ,  H01L21/02 ,  H01L21/187 ,  H01L21/76251

    Abstract: 本发明提供了一种用于分子键合硅衬底和玻璃衬底的方法。本发明涉及一种用于将具有第一表面(2a)的第一衬底(1a)键合到具有第二表面(2b)的第二衬底(1b)的方法，其特征在于，该方法包括下列步骤：通过至少两个支撑点(S1，S2)来保持所述第一衬底(1a)，将所述第一衬底(1a)和所述第二衬底(1b)放置成第一表面(2a)和第二表面(2b)彼此相对，通过在至少一个压力点(P1)和两个支撑点(S1，S2)之间朝向所述第二衬底(1b)施加应变(F)，使所述第一衬底(1a)变形，使变形的第一表面(2a)与所述第二表面(2b)相接触，逐渐释放应变(F)。

    半导体异质结构
    76.
    发明授权
    半导体异质结构 有权

    公开(公告)号：CN101207016B

    公开(公告)日：2012-04-25

    申请号：CN200710199698.4

    申请日：2007-12-17

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： C·奥尔奈特 ,  C·菲盖

    IPC: H01L29/15

    CPC classification number: H01L29/155 ,  H01L21/0237 ,  H01L21/02439 ,  H01L21/0245 ,  H01L21/02507 ,  H01L21/0251 ,  H01L21/02532 ,  H01L29/165

    Abstract: 本发明涉及一种半导体异质结构，其包括具有第一面内晶格常数的支撑衬底、在衬底上形成的顶部具有第二面内晶格常数且处于松弛状态的缓冲结构以及在缓冲结构上形成的非渐变层的多层堆叠。本发明的目的在于提供一种上述类型的具有较小表面粗糙度的半导体异质结构。一种上述类型的异质结构实现了这一目的，其中上述的非渐变层为应变层，该应变层包括至少一个半导体材料的处于松弛状态并具有第三面内晶格常数的应变平滑层，其中该第三面内晶格常数介于第一晶格常数与第二晶格常数之间。

    使绝缘体上硅衬底减薄的方法
    77.
    发明公开
    使绝缘体上硅衬底减薄的方法 有权

    公开(公告)号：CN102396051A

    公开(公告)日：2012-03-28

    申请号：CN201080016933.X

    申请日：2010-04-20

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： P·雷诺 ,  L·伊卡尔诺 ,  K·拉德万

    IPC: H01L21/306 ,  H01L21/762

    CPC classification number: H01L21/30604 ,  H01L21/76254

    Abstract: 本发明涉及一种减薄初始绝缘体上硅SOI衬底的方法，该衬底包括掩埋于硅承载衬底(2)和硅表面层之间的二氧化硅SiO2层(3)。所述方法的特征在于其包括进行以下连续的步骤：对所述初始衬底进行热氧化处理以引起所述硅表面层的部分的氧化；第一周期、然后第二周期的蚀刻和清洗；执行第一周期的蚀刻从而充分地将所形成的热氧化物去除，并且清除所述初始衬底的边缘的所有的不稳定部分。执行第二周期的蚀刻从而从所述被减薄的衬底的表面上，去除形成且沉积于其上的污染粒子(5)，从而获得最终绝缘体上硅SOI衬底(1′)，其被减薄的表面层(4′)形成有源层。

    低压下的分子粘附键合方法
    78.
    发明公开
    低压下的分子粘附键合方法 有权

    公开(公告)号：CN102376623A

    公开(公告)日：2012-03-14

    申请号：CN201110229518.9

    申请日：2011-08-09

    Applicant: S.O.I.TEC绝缘体上硅技术公司

    Inventor： M·布鲁卡特

    IPC: H01L21/762 ,  H01L21/98 ,  H01L27/00

    CPC classification number: H01L21/76251 ,  H01L21/187 ,  H01L21/67092 ,  H01L21/76256

    Abstract: 本发明涉及一种低压下的分子粘附键合方法，这种至少第一晶片(20)和第二晶片(30)之间的分子粘附键合方法至少包括机械对准步骤、使两个晶片(20，30)相接触的步骤以及在两个晶片之间引发键合波的传播的步骤。在机械对准步骤和使两个晶片相接触的步骤中，所述晶片被置于具有大于或等于预定压强阈值的第一压强(P1)的环境中。在引发键合波的传播的步骤中，所述晶片(20，30)被置于具有小于所述预定压强阈值的第二压强(P2)的环境中。

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