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公开(公告)号：KR1020130024487A
公开(公告)日：2013-03-08
申请号：KR1020110087960
申请日：2011-08-31
Applicant: 고려대학교 산학협력단
Abstract: PURPOSE: A modular multiplication method using an extended NIST prime number and a modular exponentiation method are provided to improve the performance of an encryption system based on the pairing of a prime number based elliptical curve encryption system. CONSTITUTION: A modular multiplier receives two integers(410). The modular multiplier multiplies the inputted integers(420). The modular multiplier executes first modular subtraction for the multiplied value(430). The modular multiplier executes second modular subtraction for the first modular subtraction(440). [Reference numerals] (410) Inputting two integers; (420) Multiplying the inputted integers; (430) Executing a first modular subtraction with q for the multiplied values; (440) Executing a second modular subtraction with prime number p for the result of the first modular subtraction; (AA) Start; (BB) End
Abstract translation: 目的：提供使用扩展NIST素数和模幂运算法的模乘法，以便通过基于素数的椭圆曲线加密系统的配对来提高加密系统的性能。 构成：模数乘法器接收两个整数（410）。 模乘器乘以输入的整数（420）。 模乘法器对乘法值执行第一次模数减法（430）。 模数乘法器对第一模块减法执行第二模式减法（440）。 （附图标记）（410）输入两个整数; （420）乘以输入的整数; （430）对于相乘的值执行q的第一个模块减法; （440）对于第一模块减法的结果，执行素数p的第二模减; （AA）开始; （BB）结束
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公开(公告)号：KR101213399B1
公开(公告)日：2013-01-10
申请号：KR1020090085148
申请日：2009-09-10
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 유한체(Finite Field)상에서 비트-병렬 다항식 기저 곱셈을 위한 기약다항식(irreducible polynomial)으로서 반복형 기약다항식(RFP: Repeated Form Polynomial)을 이용하는 비트-병렬 다항식 기저 곱셈 방법에 관한 것이다.
본 명세서에서 개시하는 비트-병렬 다항식 기저 곱셈 방법은 유한체(finite field)상에서의 비트-병렬 다항식 기저 곱셈을 위한 기약다항식 f(x)가 , deg(
l (
x )) ≤
v , deg(
p (
x )) ＜
s 을 만족하는지의 여부로 상기 f(x)가 반복형 기약다항식임을 판단하여 비트-병렬 다항식 기저 곱셈이 이루어진다. f(x)가 반복형 기약다항식임을 판단하는 것은 (a)상기 유한체상의 임의의 다항식 에 대해 x
s = q(x)p(x) + 1을 만족하는 최소의 양의 정수 s와 상기 p(x)가 존재하는지 판단하는 단계; (b)상기 p(x)가 존재하는 경우, 상기 q(x)와 상기 유한체상의 임의의 다항식 h(x)에 대하여 을 만족하는 최소의 양의 정수 n
0 와 다항식 가 존재하는지 판단하는 단계; 및 (c)상기 n
0 와 상기 가 존재하는 경우, 상기 f(x)의 차수(degree) n에 대하여 x
n+r = q(x)f(x) + h(x)를 만족하는지 판단하는 단계를 포함하여 이루어진다.-
公开(公告)号：KR1020120026828A
公开(公告)日：2012-03-20
申请号：KR1020100088979
申请日：2010-09-10
Applicant: 고려대학교 산학협력단
IPC: H04L9/14
Abstract: PURPOSE: A signal compression apparatus and method for power analysis attack are provided to calculate a weight vector by using principal component analysis considering a property of a power waveform signal. CONSTITUTION: A signal about one or more predetermined clocks is extracted from power waveform signals(110). The predetermined clock is corresponded to one clock selected from a plurality of clocks. Each weighted value for elements of an extracted signal is determined based on the characteristic of the power waveform signal. A weight vector is calculated using the weighted value. An optimal weight vector is calculated by considering the characteristic of the power waveform signal(120). A compressed signal is generated by multiplying the weight vector(130).
Abstract translation: 目的：提供一种用于功率分析攻击的信号压缩装置和方法，通过考虑功率波形信号的特性，使用主成分分析来计算权重向量。 构成：从功率波形信号（110）提取关于一个或多个预定时钟的信号。 预定时钟对应于从多个时钟选择的一个时钟。 基于功率波形信号的特性确定提取信号的元素的每个加权值。 使用加权值计算权重向量。 通过考虑功率波形信号（120）的特性来计算最佳权重向量。 通过乘以权重向量（130）产生压缩信号。
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公开(公告)号：KR101094354B1
公开(公告)日：2011-12-19
申请号：KR1020090085149
申请日：2009-09-10
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 유한체의 원소간 비트-병렬 곱셈방법에 관한 것으로서, 을 원소의 개수가
q
n 개(q는 소수, n은 자연수)인 유한체(finite field)라고 하고, 다항식 기저로 표현되며 에 속하는 임의의 두 원소의 곱셈 방법에 있어서, 다항식 기저로 표현되는 임의의 두 원소를 MSPB(Modified Shifted Polynomial Basis)로 기저변환을 하는 단계; 및 MSPB로 기저변환된 두 원소를 비트-병렬 곱셈하는 단계를 포함하고, MSPB로 기저변환을 하는 단계와 두 원소를 비트-병렬 곱셈하는 단계는 병렬로 수행되는 것을 특징으로 하며, 하드웨어 구현시 시간 복잡도 및 공간 복잡도 면에서 효율적인 유한체의 원소간 비트-병렬 곱셈방법 및 이를 포함하는 공개키 암호 방법을 제공한다.-
公开(公告)号：KR1020110099585A
公开(公告)日：2011-09-08
申请号：KR1020100018692
申请日：2010-03-02
Applicant: 고려대학교 산학협력단
IPC: H03K19/094 , G06F1/00
CPC classification number: H03K19/00338 , G06K19/07318
Abstract: 프리차지(precharge), 평가(evaluaion) 및 방전(discharge)인 삼상 작동 모드인 로직 회로를 개시한다. 상기 로직 회로는 병렬로 연결된 제1 트랜지스터쌍 및 병렬로 연결된 제2 트랜지스터쌍이 대칭적으로 연결되고 평가단계(evaluaion phase) 동안 기능을 하는 평가단계 래치부, 상기 로직 회로의 동적 전류 소스원이고 제1 트랜지스터 및 제2 트랜지스터가 직렬로 연결되어 구성되는 동적 전류 모드부, 및 상기 제1 트랜지스터쌍에 연결된 출력단에 연결된 제1 방전단계 제어 트랜지스터, 상기 제2 트랜지스터쌍에 연결된 출력단에 연결된 제2 방전단계 제어 트랜지스터 및 상기 제1 트랜지스터 및 제2 트랜지스터의 사이에 연결된 제3 방전단계 제어 트랜지스터를 포함하는 방전단계 제어부를 포함한다. 출력 노드에서의 커패시턴스의 불균형으로 인해 입력값에 따라 충전 및 방전되는 전력량이 달라지는 부분을 해결하여 입력값에 상관없이 매 클럭마다 일정한 전력량이 소비된다.
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Patent Agency Ranking
公开(公告)号：KR1020110062961A
公开(公告)日：2011-06-10
申请号：KR1020090119861
申请日：2009-12-04
Applicant: 고려대학교 산학협력단
IPC: H03K19/086 , H03K19/173
CPC classification number: H03K19/00315 , H03K19/0013 , H03K19/0016
Abstract: PURPOSE: A switching logic against a power analysis attack is provided to balance power consumption at both output ends of a dual rail logic by including an interrupt switch. CONSTITUTION: The first drain terminal of the first MOS transistor is connected to the first connecting part which connects a pull-up network and a pull-down network. The second drain of the second MOS transistor is connected to the second connecting part which connect the pull-up network and the pull-down network. The first source terminal of the first MOS transistor is connected to the second source terminal of the second MOS transistor. The first gate terminal of the first MOS transistor is connected to the second gate terminal of the second MOS transistor.
Abstract translation: 目的：提供一种针对功率分析攻击的开关逻辑，以通过包括中断开关来平衡双轨逻辑的两个输出端的功耗。 构成：第一MOS晶体管的第一漏极端子连接到连接上拉网络和下拉网络的第一连接部分。 第二MOS晶体管的第二漏极连接到连接上拉网络和下拉网络的第二连接部分。 第一MOS晶体管的第一源极端子连接到第二MOS晶体管的第二源极端子。 第一MOS晶体管的第一栅极端子连接到第二MOS晶体管的第二栅极端子。
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公开(公告)号：KR1020110027176A
公开(公告)日：2011-03-16
申请号：KR1020090085149
申请日：2009-09-10
Applicant: 고려대학교 산학협력단
CPC classification number: G06F7/724 , G06F7/523 , H04L9/3006
Abstract: PURPOSE: A method of bit-parallel multiplying elements of finite field is provided to efficiently perform bit-parallel multiplying in time complexity, and space complexity. CONSTITUTION: A basis converter performs basis conversion arbitrary two elements which is shown in polynomial basis into an MSPB(Modified Shifted Polynomial Basis). A bit-parameter multiplier performs bit-parallel multiplication for the two elements which are performed basis conversion. The basis conversion to MSPB, and bit-parallel multiplication of the two elements operated in parallel.
Abstract translation: 目的：提供有限域的位并行乘法元件的方法，以有效地执行时间复杂度和空间复杂度的位并行乘法。 构成：基本转换器执行基本转换任意两个元素，它们以多项式为基础显示为MSPB（修正的多项式基准）。 位参数乘法器执行基本转换的两个元素的位并行乘法。 基本转换为MSPB，并且并行运算的两个元件的位并行乘法。
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公开(公告)号：KR1020100125074A
公开(公告)日：2010-11-30
申请号：KR1020090044090
申请日：2009-05-20
Applicant: 고려대학교 산학협력단
CPC classification number: H03K19/20 , G06F7/501 , G06F11/1032
Abstract: PURPOSE: A parity preserving type reversible logic gate and TG using the same and a pool-adder are provided to reduce the generation of heat by smaller number of gates used in TG gate and pool-adder. CONSTITUTION: A first F2G(Feynam Double Gate) gate has a, b and c as input values. The first parity preserving type reversible logic gate uses the input value c of the first F2G gate, output value and 0 as input values. The second parity preserving type reversible logic gate uses the input value a, b and 0 of the first F2G gate. The first F2G gate uses the output of the first F2G gate, the output value c of the first parity preserving type reversible logic gate, and output value b of the second parity preserving type reversible logic gate as input values.
Abstract translation: 目的：提供奇偶校验型可逆逻辑门和使用相同的加法器和TG，以通过在TG门和池加法器中使用的较少数量的门来减少热的产生。 构成：第一个F2G（Feynam双门）门具有a，b和c作为输入值。 第一奇偶校验型可逆逻辑门使用第一F2G门的输入值c，输出值和0作为输入值。 第二奇偶校验型可逆逻辑门使用第一个F2G门的输入值a，b和0。 第一个F2G门使用第一个F2G门的输出，第一个奇偶校验保持型可逆逻辑门的输出值c和第二个奇偶校验保持型可逆逻辑门的输出值b作为输入值。
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公开(公告)号：KR1020100091147A
公开(公告)日：2010-08-18
申请号：KR1020100074711
申请日：2010-08-02
Applicant: 고려대학교 산학협력단
Abstract: PURPOSE: A three party key exchanging method and a system thereof, and a smart card and a micro processor thereof are provided to implement the key exchange safely by reducing the calculation load of a server. CONSTITUTION: The user private information is transferred from a user terminal to a server(S200). The server implements the user registration process using the user personal information transferred. The registered user is verified by using the Schnorr signature for the user private information saved in the smart card(S220). The authentication information including the Schnorr signature for the time stamp is configured(S230). The mutual authentication process is implemented using the authentication information(S240).
Abstract translation: 目的：提供三方密钥交换方法及其系统，以及智能卡和微处理器，通过减少服务器的计算负担来安全地实现密钥交换。 构成：用户私人信息从用户终端传送到服务器（S200）。 服务器使用用户传送的个人信息实现用户注册过程。 注册用户通过使用Schnorr签名验证保存在智能卡中的用户私人信息（S220）。 配置包含时间戳的Schnorr签名的认证信息（S230）。 使用认证信息来实现相互认证处理（S240）。
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公开(公告)号：KR100974624B1
公开(公告)日：2010-08-09
申请号：KR1020080016421
申请日：2008-02-22
Applicant: 고려대학교 산학협력단
IPC: G06F7/52
Abstract: 센서 모트에서의 효율적인 타원 곡선 암호 연산 방법, 그 장치 및 이를 기록한 기록매체가 개시된다.
본 발명에 따른 센서 모트에서의 효율적인 타원 곡선 암호 연산 방법은,
8비트 기반의 유한체 의 두 원소인 에 있어서 상기 에 대한 다항식을 라하고, 상기 에 대한 다항식을 라고 할 때, 상기 및 를 이용하여 유한체 곱셈의 결과값 를 생성하는 센서 모트에서의 효율적인 타원 곡선 암호 연산 방법에 있어서, 상기 를 구성하는 j번째 워드(1 ≤ j ≤ t, 여기서 t는 상기 를 메모리에 저장하기 위해 필요한 워드의 개수)의 상위 4비트를 0으로 패딩하면서 오른쪽으로 쉬프트한 다항식 u
1 과 상기 를 구성하는 [j+1]번째 워드의 상위 4비트를 0으로 패딩하면서 오른쪽으로 쉬프트한 다항식 u
2 를 생성하는 단계; 상기 u
1 와 상기 를 곱한 다항식 T
u1 및 상기 u
2 와 상기 를 논리 곱한 다항식 T
u2 를 이용하여 상기 의 제 1 중간 결과값을 생성하는 단계; 상기 제 1 중간 결과값을 4 비트 레프트 쉬프트(left shift) 하는 단계; 상기 를 구성하는 j번째 워드와 0x0F를 논리 곱한 다항식 v
1 과 상기 를 구성하는 [j+1]번째 워드와 0x0F를 논리 곱한 다항식 v
2 를 생성하는 단계; 상기 v
1 와 상기 를 곱한 다항식 T
v1 및 상기 v
2 와 상기 를 논리 곱한 다항식 T
v2 를 이용하여 상기 의 제 2 중간 결과값을 생성하는 단계; 및 상기 제 1 중간 결과값의 4비트 레프트 쉬프트한 값과 상기 제 2 중간 결과값을 이용하여 상기 유한체 곱셈의 결과값 를 생성하는 단계를 포함한다.
본 발명에 의하면, 8비트 센서 모트에서 구현된 타원 곡선 소프트웨어 구현 중에서 가장 뛰어난 성능을 제공하며, 의 타원 곡선 암호 구현을 포함하여 Atmega128 프로세서에서 C언어 또는 C 언어와 인라인 어셈블리(inline assembly)를 혼합하여 구현한 것들에 비하여 더욱 빠른 연산 속도를 제공하며, 본 발명은 8비트 Atmega128 프로세서에서 첫 번째 코블리츠(Koblitz) 커브의 구현으로 상기 커브상에서는 타원 곡선 두배 연산이 간단한 유한체 제곱 연산으로 대체될 수 있기 때문에 일반적인 커브에 비하여 더욱 빠른 연산 속도를 제공할 수 있는 효과가 있다.
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