公开(公告)号：KR1020030021906A

公开(公告)日：2003-03-15

申请号：KR1020010055468

申请日：2001-09-10

Applicant: 삼성전자주식회사

Inventor： 최한메 ,  김성태 ,  박영욱 ,  김영선 ,  김기철 ,  박인성

IPC: H01L21/316

CPC classification number: H01L21/02356 ,  C23C16/405 ,  C23C16/452 ,  C23C16/56 ,  H01L21/02183 ,  H01L21/02271 ,  H01L21/02337 ,  H01L21/0234 ,  H01L21/02348 ,  H01L21/31604

Abstract: PURPOSE: A Method for forming a tantalum pentoxide film and a dielectric film under an activated vapor containing oxygen is provided to improve a characteristic and throughput of the tantalum oxide layer by decreasing process time in an annealing process for oxygen vacancy after the tantalum oxide layer is deposited. CONSTITUTION: An amorphous tantalum oxide layer is formed on a substrate by using Ta source and O2 gas while the substrate is exposed to the activated vapor containing oxygen. An annealing process is performed on the amorphous tantalum oxide layer at a temperature lower than the crystallization temperature of Ta2O5 through an in-situ method.

Abstract translation: 目的：提供一种在含有氧的活性蒸气下形成五氧化二钽膜和电介质膜的方法，以在氧化钽层为氧空穴后的氧空位退火工艺中缩短处理时间，从而提高氧化钽层的特性和生产量 沉积。 构成：通过使用Ta源和O 2气体在衬底上形成非晶形钽氧化物层，同时将衬底暴露于含氧的活化蒸气。 通过原位法在低于Ta 2 O 5的结晶温度的温度下对非晶态氧化钽层进行退火处理。

公开(公告)号：KR1020020091743A

公开(公告)日：2002-12-06

申请号：KR1020010035736

申请日：2001-06-22

Applicant: 삼성전자주식회사

Inventor： 김영관 ,  박영욱 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/3185 ,  C23C16/345 ,  C23C16/45527 ,  C23C16/45546 ,  H01L21/3142 ,  H01L2924/0002 ,  Y10T117/1008 ,  H01L2924/00

Abstract: PURPOSE: A method for forming a thin film by using an atomic layer deposition method is provided to increase productivity by improving the atomic layer deposition method. CONSTITUTION: The first reaction material is introduced into a single reaction space(12) of an atomic layer deposition reactor. The first reaction material is partially adhered on a surface of a substrate(15). A dilution process for the first reaction material is performed. A part of the first reaction material which is not chemically reacted is discharged to the single reaction space(12) by using a pump. The second reaction material is introduced into the single reaction space(12) of the atomic layer deposition reactor. The second reaction material is partially adhered on the substrate(15). An atomic layer deposition thin film is formed by reacting the second reaction material with the first reaction material. A pressure of the atomic layer deposition reactor is lowered by stopping or reducing the introduction of the inert gas and opening a control valve. A part of the second reaction material is discharged from the inside of the single reaction space.

Abstract translation: 目的：提供通过使用原子层沉积法形成薄膜的方法，以通过改善原子层沉积方法来提高生产率。 构成：将第一反应材料引入到原子层沉积反应器的单个反应空间（12）中。 第一反应材料部分地粘附在基材（15）的表面上。 进行第一反应物质的稀释处理。 未化学反应的第一反应材料的一部分通过使用泵排出到单个反应空间（12）。 将第二反应材料引入到原子层沉积反应器的单个反应空间（12）中。 第二反应材料部分地粘附在基底（15）上。 通过使第二反应材料与第一反应材料反应形成原子层沉积薄膜。 通过停止或减少惰性气体的引入并打开控制阀来降低原子层沉积反应器的压力。 第二反应物质的一部分从单个反应空间的内部排出。

公开(公告)号：KR1020020061232A

公开(公告)日：2002-07-24

申请号：KR1020010002171

申请日：2001-01-15

Applicant: 삼성전자주식회사

Inventor： 오상정 ,  김영관 ,  이승환 ,  김동찬 ,  박영욱

IPC: H01L21/283

CPC classification number: H01L27/10855 ,  H01L21/28525 ,  H01L21/76877 ,  H01L21/76895 ,  H01L23/485 ,  H01L28/60 ,  H01L28/90 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device using a doped polycrystalline Si-Ge film and a manufacturing method thereof are provided to form a direct contact pad and a buried contact pad without accompanying a high temperature heat treatment process having the bad influence upon other region of a device. CONSTITUTION: The semiconductor device comprises a semiconductor substrate(100) having an impurity region of the first conductive type, a contact pad(120) formed by a polycrystalline Si-Ge film doped by the first conductive type impurity while contacting with the first impurity region of the first conductive type between the gate lines(110) on the semiconductor substrate and being insulated from the gate line, a conductive contact plug(140) formed on the contact pad, and a capacitor(160) formed by successively forming a lower electrode(161), a dielectric film(162) and an upper electrode(163) while connecting the lower electrode with the contact plug.

Abstract translation: 目的：提供使用掺杂多晶Si-Ge膜的半导体器件及其制造方法，以形成直接接触焊盘和掩埋接触焊盘，而不伴随对器件其他区域的不良影响的高温热处理工艺。 构成：半导体器件包括具有第一导电类型的杂质区域的半导体衬底（100），由第一导电类型杂质掺杂的多晶Si-Ge膜形成的接触焊盘（120），同时与第一杂质区域 在半导体衬底上的栅极线（110）之间并与栅极线绝缘的第一导电类型的导体接触插塞（140），以及形成在接触焊盘上的导电接触插塞（140）和通过连续地形成下电极 （161），电介质膜（162）和上电极（163），同时连接下电极和接触插塞。

公开(公告)号：KR100331569B1

公开(公告)日：2002-04-06

申请号：KR1020000029303

申请日：2000-05-30

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  박흥수 ,  박영욱

IPC: H01L21/8242

Abstract: Ta
2 O
5 유전막의 큐어링을 위한 저온 산화 공정과 Ta
2 O
5 유전막의 결정화를 위한 고온 열처리 공정을 동일한 처리실(process chamber) 내에서 인시튜(in-situ)로 행할 수 있는 반도체 소자의 커패시터의 제조 방법에 관하여 개시한다. 본 발명에 따른 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 Ta
2 O
5 막을 형성한다. 상면에 상기 반도체 기판을 재치할 수 있고 저항 발열체에 의하여 온도 조절되는 스테이지를 구비한 처리실 내에서 상기 Ta
2 O
5 막을 오존 분위기하에서 Ta
2 O
5 의 결정화 온도 이하의 온도로 어닐링하여 상기 Ta
2 O
5 막을 큐어링한다. 상기 처리실 내에서 상기 어닐링 단계와 인시튜로 상기 Ta
2 O
5 막을 Ta
2 O
5 의 결정화 온도 이상의 온도로 열처리하여 상기 Ta
2 O
5 막을 결정화시킨다. Ta
2 O
5 유전막 형성을 위한 큐어링 단계 및 결정화 단계를 행하는 데 있어서 리프트 핀의 높이를 조절하거나 처리실 내의 압력을 조절하는 방법으로 웨이퍼의 온도를 신속하게 변경시킨다.

公开(公告)号：KR1020020009215A

公开(公告)日：2002-02-01

申请号：KR1020000042754

申请日：2000-07-25

Applicant: 삼성전자주식회사

Inventor： 황두섭 ,  정은애 ,  유차영 ,  박영욱

IPC: H01L21/205

Abstract: PURPOSE: A vaporizer for supplying gas to a CVD(Chemical Vapor Deposition) chamber is provided to improve efficiency of a CVD chamber by supplying smoothly a gas to the CVD chamber. CONSTITUTION: A liquid source supply portion(110) has a liquid source supply tube(111). The liquid source supply tube(111) has a small inside diameter. A plurality of cooling tube(112a,112b) is arranged around the liquid source supply tube(111). The cooling tubes(112a,112b) are used for supplying or exhausting a cooling gas such as air or an N2 gas or an Ar gas. The liquid source supply tube(111) is connected with a vaporization portion(120) through a heat-sink plate(113). The vaporization portion(120) has a vaporization tube(121). The inside diameter of the vaporization tube(121) is larger than the inside diameter of the liquid source supply tube(111). An internal heater(122) is arranged around the vaporization tube(121). A gas source supply portion(130) has a gas source supply tube(131) connected with the vaporization tube(121).

Abstract translation: 目的：提供一种用于向CVD（化学气相沉积）室供应气体的蒸发器，以通过向CVD室中平稳供应气体来提高CVD室的效率。 构成：液体源供给部（110）具有液体源供给管（111）。 液体源供给管（111）的内径小。 多个冷却管（112a，112b）布置在液体源供应管（111）周围。 冷却管（112a，112b）用于供给或排出诸如空气或N 2气体或Ar气体的冷却气体。 液体源供给管（111）通过散热板（113）与汽化部（120）连接。 蒸发部分（120）具有蒸发管（121）。 蒸发管（121）的内径大于液体源供给管（111）的内径。 内部加热器（122）布置在蒸发管（121）周围。 气源供给部（130）具有与蒸发管（121）连接的气体源供给管（131）。

公开(公告)号：KR1020010108659A

公开(公告)日：2001-12-08

申请号：KR1020000029303

申请日：2000-05-30

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  박흥수 ,  박영욱

IPC: H01L21/8242

Abstract: Ta
2 O
5 유전막의 큐어링을 위한 저온 산화 공정과 Ta
2 O
5 유전막의 결정화를 위한 고온 열처리 공정을 동일한 처리실(process chamber) 내에서 인시튜(in-situ)로 행할 수 있는 반도체 소자의 커패시터의 제조 방법에 관하여 개시한다. 본 발명에 따른 커패시터 제조 방법에서는 반도체 기판상에 하부 전극을 형성한다. 상기 하부 전극 위에 Ta
2 O
5 막을 형성한다. 상면에 상기 반도체 기판을 재치할 수 있고 저항 발열체에 의하여 온도 조절되는 스테이지를 구비한 처리실 내에서 상기 Ta
2 O
5 막을 오존 분위기하에서 Ta
2 O
5 의 결정화 온도 이하의 온도로 어닐링하여 상기 Ta
2 O
5 막을 큐어링한다. 상기 처리실 내에서 상기 어닐링 단계와 인시튜로 상기 Ta
2 O
5 막을 Ta
2 O
5 의 결정화 온도 이상의 온도로 열처리하여 상기 Ta
2 O
5 막을 결정화시킨다. Ta
2 O
5 유전막 형성을 위한 큐어링 단계 및 결정화 단계를 행하는 데 있어서 리프트 핀의 높이를 조절하거나 처리실 내의 압력을 조절하는 방법으로 웨이퍼의 온도를 신속하게 변경시킨다.

公开(公告)号：KR1020010096130A

公开(公告)日：2001-11-07

申请号：KR1020000020070

申请日：2000-04-17

Applicant: 삼성전자주식회사

Inventor： 이병택 ,  박흥수 ,  박영욱 ,  이상인

IPC: H01L21/31

Abstract: PURPOSE: A fabrication method of multi-films is provided to easily form the multi-films including molybdenum and silicon thin films without forming a molybdenum silicide by using an ALD(Atomic Layer Deposition) method. CONSTITUTION: A molybdenum thin film(110) is deposited on a substrate by using an ALD method. A first molybdenum silicide restraining film(120), such as molybdenum oxide, molybdenum nitride, silicon oxide or silicon nitride is formed on the molybdenum thin film(110). A silicon thin film(130) is deposited on the first molybdenum silicide restraining film(120) by using the ALD. A second molybdenum silicide restraining film(140) is then formed on the silicon thin film(130). After sequentially forming unit layers(100), a top molybdenum thin film(150) is then formed, thereby forming multi-films(200).

Abstract translation: 目的：提供一种多层膜的制造方法，通过使用ALD（原子层沉积）方法，不形成硅化钼，容易地形成包括钼和硅薄膜的多层膜。 构成：使用ALD法将钼薄膜（110）沉积在基板上。 在钼薄膜（110）上形成第一钼硅化物抑制膜（120），例如氧化钼，氮化钼，氧化硅或氮化硅。 通过使用ALD，在第一钼硅化物抑制膜（120）上沉积硅薄膜（130）。 然后在硅薄膜（130）上形成第二硅钼化物抑制膜（140）。 在顺序形成单元层（100）之后，形成顶部钼薄膜（150），从而形成多层膜（200）。

公开(公告)号：KR100297722B1

公开(公告)日：2001-10-29

申请号：KR1019980049507

申请日：1998-11-18

Applicant: 삼성전자주식회사

Inventor： 형용우 ,  박영욱 ,  남갑진 ,  원석준

IPC: H01L27/04

Abstract: 본 발명은 반도체 소자의 커패시터를 제조하는 방법으로서, 본 발명에 따르면, 반도체 기판의 활성 영역상에 하부 적극막을 형성한다. 그리고 하부 적극막표면에 반구형 입자층을 형성한 후에, 이 반구형 입자층상에 산화막을 20Å 이하의 두께로 형성한다. 이를 위하여 하부 전극막을 대기중에 일정 시간동안 노출시켜 자연 산화막을 형성하거나, 또는 반응 챔버내에서의 일정 가스 분위기에서 산화막을 형성할 수도 있다. 이어서, 산화막상에 산화 억제막으로서의 질화막, 유전체막으로서의 탄탈륨 산화막 및 상부 전극막을 순차적으로 형성한다.
본 발명에서와 같이, 하부 전극막을 형성한 후에 산화막을 인위적으로 형성함으로써 누설 전류 특성이 개선된다.

公开(公告)号：KR100304702B1

公开(公告)日：2001-09-26

申请号：KR1019990003960

申请日：1999-02-05

Applicant: 삼성전자주식회사

Inventor： 이주원 ,  박영욱

IPC: H01L29/92

CPC classification number: H01L28/84 ,  H01L28/90

Abstract: 본발명의반도체장치의커패시터하부전극은실린더형태로서전도성물질막과실리콘막의이중막으로구성된다. 상기물질막은 Al막, 고융점금속막, 백금족금속막중어느하나또는그 조합으로구성된금속막, 백금족금속의산화막중에서선택된어느하나또는그 조합, 또는상기금속막들의실리사이드막으로구성한다. 본발명은하부전극으로금속을포함하는물질막을사용하므로전하결핍이억제되어유효표면적과 Cmin/Cmax값을증가시킬수 있다.

公开(公告)号：KR100301037B1

公开(公告)日：2001-09-03

申请号：KR1019970059074

申请日：1997-11-10

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  박영욱 ,  이상협 ,  김영선

IPC: H01L27/108

Abstract: PURPOSE: A method for forming a capacitor using an HSG(Hemispherical Silicon Grain) layer by a selective deposition process is provided to reduce a processing time of a capacitor by forming an HSG layer. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(1). An interlayer dielectric pattern(3) having a contact hole is formed by patterning the interlayer dielectric. A doped amorphous silicon layer is formed on a whole surface of the semiconductor substrate(1) including the interlayer dielectric pattern(3). A lower conductive layer pattern(5) is formed by patterning the doped amorphous silicon layer. A plurality of silicon core is formed on a surface of the lower conductive layer pattern(5). A plurality of HSG is formed selectively on a surface of the lower conductive layer pattern(5). A dielectric layer(11) and an upper conductive layer(13) are formed on the whole surface of the above structure.