公开(公告)号：KR1020060023279A

公开(公告)日：2006-03-14

申请号：KR1020040072062

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 진범준 ,  신유균 ,  강상범 ,  박홍배 ,  박성건

IPC: H01L21/336

Abstract: 페르미 준위를 일정하게 고정시키는 고유전 물질을 이용한 매몰 채널 방식의 PMOS를 제조하기 위한 반도체 소자의 제조 방법에서, 반도체 기판 상에 페르미 준위를 일정한 위치에 고정시키는 고유전 물질을 사용하여 게이트 절연막을 증착한다. 상기 게이트 절연막 상에 N형 불순물로 도핑된 폴리실리콘막 패턴을 형성한다. 상기 폴리실리콘막 패턴 양측의 기판 아래로 P형 불순물 영역을 형성하는 것을 포함한다. 따라서, 상기와 같이 페르미 준위를 고정시키는 고유전 물질을 게이트 절연막에 사용하여 문턱전압을 감소시킬 수 있는 매몰형 채널 방식의 PMOS 반도체 소자를 제조할 수 있다.

公开(公告)号：KR1020060014514A

公开(公告)日：2006-02-16

申请号：KR1020040063073

申请日：2004-08-11

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  신유균 ,  강상범

IPC: H01L21/316

CPC classification number: H01L21/02194 ,  C23C16/405 ,  C23C16/45529 ,  C23C16/45531 ,  H01L21/0228 ,  H01L21/28194 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31645 ,  H01L29/513 ,  H01L29/517

Abstract: The present invention can provide methods of manufacturing a thin film including hafnium titanium oxide. The methods can include introducing a first reactant including a hafnium precursor onto a substrate; chemisorbing a first portion of the first reactant to the substrate, and physisorbing a second portion of the first reactant to the substrate and the chemisorbed first portion of the first reactant; providing a first oxidant onto the substrate; forming a first thin film including hafnium oxide on the substrate; introducing a second reactant including a titanium precursor onto the first thin film; chemisorbing a first portion of the second reactant to the first thin film, and physisorbing a second portion of the second reactant to the first thin film and the chemisorbed first portion of the second reactant; providing a second oxidant onto the first thin film; and forming a second thin film including titanium oxide on the first thin film. The present invention can further provide methods of manufacturing a gate structure and a capacitor.

公开(公告)号：KR1020060014001A

公开(公告)日：2006-02-14

申请号：KR1020040062640

申请日：2004-08-09

Applicant: 삼성전자주식회사

Inventor： 전택수 ,  신유균 ,  강상범 ,  박홍배 ,  조학주 ,  이혜란 ,  진범준 ,  박성건

IPC: H01L21/336

CPC classification number: H01L21/823842

Abstract: 듀얼-게이트 구조를 갖는 집적회로 소자 및 그 제조 방법을 제공한다. 상기 집적회로 소자는 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 갖는 반도체기판을 구비한다. 상기 반도체 기판 상에 게이트 절연막이 제공된다. 상기 NMOS 트랜지스터 영역의 상기 게이트 절연막 상에 폴리실리콘 패턴으로 이루어진 NMOS 게이트 패턴이 배치된다. 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막 상에 금속 실리사이드 패턴으로 이루어진 PMOS 게이트 패턴이 배치된다. 상기 PMOS 게이트 패턴을 구성하는 상기 금속 실리사이드 패턴은 상기 PMOS 트랜지스터 영역의 상기 게이트 절연막과 직접 접촉한다. 상기 듀얼-게이트 구조를 갖는 집적회로 소자의 제조방법 역시 제공된다.
NMOS, PMOS, 일함수, 금속 실리사이드

公开(公告)号：KR1020050061077A

公开(公告)日：2005-06-22

申请号：KR1020030092919

申请日：2003-12-18

Applicant: 삼성전자주식회사

Inventor： 박홍배

IPC: H01L21/336

Abstract: 반도체 제조 공정에서, 유전막 형성 방법이 개시되어 있다. 실리콘 기판 상에, 실리콘과의 반응을 방지시키기 위한 제1 게이트 유전막을 형성한다. 상기 제1 게이트 유전막을 질소 분위기 하에서 질화시킨다. 상기 질화된 제1 게이트 유전막 상에 고유전 물질을 증착시켜 제2 게이트 유전막을 형성한다. 상기 유전막은 열적 안정성이 향상되고, 인터페이스 트랩 밀도가 감소된다. 또한, 상기 게이트 유전막은 게이트 전극으로부터 도펀트가 채널영역까지 확산 이동하는 것을 방지할 수 있다.

公开(公告)号：KR1020050046291A

公开(公告)日：2005-05-18

申请号：KR1020030080334

申请日：2003-11-13

Applicant: 삼성전자주식회사

Inventor： 박홍배

IPC: H01L21/205

Abstract: 알루미늄 및 질소를 포함하는 유전막을 갖는 반도체 장치 및 그 제조 방법을 제공한다. 상기 반도체 장치를 제조하기 위하여, 실리콘층을 갖는 반도체 기판을 반응챔버 내에 위치시킨다. 상기 반응챔버 내에 알루미늄 함유 가스를 공급하여 상기 반도체 기판 상에 알루미늄을 포함하는 분자층을 형성한다. 상기 반응챔버 내에 퍼지가스를 공급하여 상기 반응챔버 내에 잔류하는 알루미늄 함유 가스를 상기 반응챔버로부터 배기시킨다. 상기 반응챔버 내에 산화가스를 공급하여 상기 분자층을 산화시킨다. 상기 반응챔버 내에 퍼지가스를 공급하여 상기 반응챔버 내에 잔류하는 산화가스를 상기 반응챔버로부터 배기시킨다. 상기 반응챔버 내에 질소 함유 가스를 공급하여 상기 산화된 분자층과 반응시켜 상기 반도체 기판 상에 알루미늄, 질소 및 산소를 포함하는 유전막을 형성한다. 상기 반응챔버 내에 퍼지가스를 공급하여 상기 반응챔버 내에 잔류하는 상기 질소 함유 가스 및 반응부산물을 상기 반응챔버로부터 배기시킨다.

公开(公告)号：KR1020050037253A

公开(公告)日：2005-04-21

申请号：KR1020030072707

申请日：2003-10-17

Applicant: 삼성전자주식회사

Inventor： 김경석 ,  박홍배 ,  고창현 ,  김봉현 ,  김영석 ,  안병호

IPC: H01L21/205

Abstract: 원자층 증착 기술을 사용하여 복합금속산화막을 형성하는 방법이 개시된다. 이 방법은 기판을 반응기 내에 로딩하는 것을 구비한다. 상기 기판이 로딩된 반응기 내로 제1 금속원자를 함유하는 제1 원료기체를 제1 기간 동안 주입하여 상기 기판 상에 상기 제1 금속원자를 함유하는 화학흡착층을 형성하고, 상기 반응기 내에 남아있는 상기 제1 원료기체를 제2 기간 동안 배출한다. 그 후, 상기 반응기 내로 제2 금속원자 및 산소원자를 함유하는 제2 원료기체를 제3 기간 동안 주입하여 상기 화학흡착층과 상기 제2 원료기체를 반응시켜 제1 금속원자 및 제2 금속원자를 함유하는 원자층 금속산화막을 형성하고, 상기 반응기 내에 남아있는 상기 제2 원료기체 및 상기 제2 원료기체와 상기 화학흡착층의 화학반응에 의해 생성된 기체를 제4 기간 동안 배출한다. 상기 제1 원료기체의 주입 및 배출, 제2 원료기체의 주입 및 배출을 순차적으로 적어도 2회 반복적으로 실시하여 원자층 금속산화막을 적층시킨다.

公开(公告)号：KR1020020013189A

公开(公告)日：2002-02-20

申请号：KR1020000046668

申请日：2000-08-11

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  김영관

IPC: H01L21/20

Abstract: PURPOSE: A method for forming an atomic layer deposition capacitor is provided to precisely form a dielectric layer of a uniform thickness on a lower electrode by depositing the dielectric layer by an atomic layer deposition method, and to prevent deterioration of the dielectric layer by forming an upper electrode in one deposition apparatus by an in-situ method. CONSTITUTION: A wafer wherein the lower electrode of the capacitor is formed on a semiconductor substrate, is loaded to a multi chamber deposition apparatus. The loaded wafer is transferred to a nitride layer deposition chamber. A nitride layer is deposited on the lower electrode in the nitride layer deposition chamber(204) by an atomic layer deposition method. The wafer having the nitride layer is transferred to a dielectric layer deposition chamber. A high dielectric layer is deposited on the nitride layer in the dielectric layer deposition chamber(206) by an atomic layer deposition method. The wafer having the dielectric layer is transferred to an upper electrode deposition chamber. The upper electrode is deposited on the dielectric layer in the upper electrode deposition chamber by a metal deposition method.

Abstract translation: 目的：提供一种形成原子层沉积电容器的方法，通过原子层沉积方法沉积电介质层，在下电极上精确地形成均匀厚度的电介质层，并通过形成电介质层 通过原位法在一个沉积设备中的上电极。 构成：其中电容器的下电极形成在半导体衬底上的晶片被装载到多室沉积设备中。 将加载的晶片转移到氮化物层沉积室。 通过原子层沉积法在氮化物层沉积室（204）中的下电极上沉积氮化物层。 具有氮化物层的晶片被转移到电介质层淀积室。 通过原子层沉积法在介电层沉积室（206）中的氮化物层上沉积高介电层。 具有电介质层的晶片被转移到上电极淀积室。 上电极通过金属沉积法沉积在上电极淀积室中的电介质层上。

公开(公告)号：KR1020010037842A

公开(公告)日：2001-05-15

申请号：KR1019990045564

申请日：1999-10-20

Applicant: 삼성전자주식회사

Inventor： 강창석 ,  박홍배

IPC: H01L27/108

Abstract: PURPOSE: A method for manufacturing a capacitor having an electrode of a corrugated box type structure is provided to increase an effective area of a storage electrode per a unit area without etching an electrode of metal of a platinum group. CONSTITUTION: A transistor is formed on a semiconductor substrate(30). After an interlayer dielectric is formed on the transistor, A buried contact(44) connected to a source of the transistor is formed. A barrier layer(46) is formed. An isolation layer of a storage electrode(54) is formed while the quantity of doped impurities varies according to the depth of doping. The isolation layer of the storage electrode is partially etched to form an isolation layer pattern of the storage electrode by using a reverse pattern of the storage electrode. A sidewall is etched to have a corrugated shape so that a fame of the storage electrode is formed. A storage electrode material is deposited inside the frame of the storage electrode. A dielectric layer(56) is formed. A plate electrode(58) is formed.

Abstract translation: 目的：提供一种具有瓦楞纸箱型结构的电极的电容器的制造方法，在不蚀刻铂族金属的电极的情况下，每单位面积增加存储电极的有效面积。 构成：晶体管形成在半导体衬底（30）上。 在晶体管上形成层间电介质后，形成与晶体管的源极连接的埋入触点（44）。 形成阻挡层（46）。 形成存储电极（54）的隔离层，同时掺杂杂质的量根据掺杂深度而变化。 通过使用存储电极的反向图案，部分地蚀刻存储电极的隔离层以形成存储电极的隔离层图案。 侧壁被蚀刻成具有波纹形状，从而形成存储电极的声音。 存储电极材料沉积在存储电极的框架内。 形成介电层（56）。 形成板状电极（58）。

公开(公告)号：KR1020000038359A

公开(公告)日：2000-07-05

申请号：KR1019980053332

申请日：1998-12-07

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  강창석

IPC: H01L27/04

Abstract: PURPOSE: A fabrication method of a cell capacitor is provided to have low dielectric loss factors and low leakage current in a concave structure. CONSTITUTION: In a fabrication of a DRAM cell capacitor with a concave structure, a lower electrode(20) for the DRAM cell capacitor is formed on a semiconductor substrate. Next, a first dielectric layer(32) is formed by a sputtering, whereas a second dielectric layer(33) is formed by a MOCVD process for good step coverage. Also, a third dielectric layer is formed by the sputtering, and an upper electrode(35) is then formed on the third dielectric layer. Each of the dielectric layers is preferably a layer of barium, strontium, and titanium(BST). In particular, the first dielectric layer(32) preferably has a thickness of about 20 to about 500 angstrom. Since the sputter BST layers and the MOCVD BST layer are stacked by turns, interfacial characteristics between the BST layers and the electrodes are improved.

Abstract translation: 目的：提供一种电池电容器的制造方法，以在凹构造中具有低介电损耗因数和低漏电流。 构成：在具有凹形结构的DRAM单元电容器的制造中，用于DRAM单元电容器的下电极（20）形成在半导体衬底上。 接下来，通过溅射形成第一介电层（32），而通过MOCVD工艺形成第二介电层（33），以实现良好的阶梯覆盖。 此外，通过溅射形成第三电介质层，然后在第三电介质层上形成上电极（35）。 每个电介质层优选是钡，锶和钛（BST）的层。 特别地，第一电介质层（32）优选具有约20至约500埃的厚度。 由于溅射BST层和MOCVD BST层依次堆叠，因此改善了BST层与电极之间的界面特性。

公开(公告)号：KR100243298B1

公开(公告)日：2000-02-01

申请号：KR1019970046187

申请日：1997-09-08

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  유차영

IPC: H01L27/02

CPC classification number: H01L28/55

Abstract: 본 발명은 반도체장치의 커패시터 제조방법에 관해 개시한다. 본 발명은 하부전극을 형성한 다음, 유전막 특히, 강유전물질막을 형성하기 전에 상기 하부 전극을 소정의 온도에서 소정시간 동안 프리 베이크(prebake)한다. 이렇게 함으로써, 상기 하부 전극으로부터 수분이나 오염물질 등을 제거하여 상기 하부전극과 그 위에 형성되는 강유전물질막 예컨데, PZT막 사이에 부착력을 높여서 PZT막이 리프팅되는 것을 방지할 수 있음은 물론, 균일한 두께와 균일한 잔류분극 분포를 갖는 PZT막을 형성할 수 있다. 뿐만 아니라, 기판의 가장자리에 나타나는 PZT막의 코팅불량도 해소할 수 있다.