公开(公告)号：KR1020070058796A

公开(公告)日：2007-06-11

申请号：KR1020050117523

申请日：2005-12-05

Applicant: 삼성전자주식회사

Inventor： 양승진 ,  한정욱 ,  최용석 ,  권혁기

IPC: H01L21/8247 ,  H01L27/115

Abstract: A method for fabricating a semiconductor memory device is provided to increase the operation efficiency of a memory device by guaranteeing a coupling ratio between a floating gate and a control gate in an EEPROM device. A gate oxide layer and a first conductive layer are formed on a semiconductor substrate(110). The first conductive layer and the gate oxide layer on a partial region of the semiconductor substrate are dry-etched to form an opening. A tunnel oxide layer is formed on the lower surface of the opening. A second conductive layer is formed on the tunnel oxide layer to fill the opening. An intergate dielectric is formed to cover the first and second conductive layers. A third conductive layer is formed on the intergate dielectric. The third conductive layer, the gate insulation layer, the second conductive layer and the first conductive layer on a partial region of the substrate are etched to form a control gate pattern and a select gate pattern. The control gate pattern includes a floating gate(125b) composed of the second conductive layer and a control gate(140a) composed of an intergate dielectric pattern(130a) and the third conductive layer. The select gate pattern includes a lower select(120b) gate composed of the first conductive layer and an upper select gate(140b) composed of a select gate interlayer dielectric pattern and the third conductive layer. The floating gate and the intergate dielectric pattern can have a structure of a concave shape.

Abstract translation: 提供一种用于制造半导体存储器件的方法，以通过保证EEPROM器件中的浮动栅极和控制栅极之间的耦合比来提高存储器件的操作效率。 在半导体衬底（110）上形成栅氧化层和第一导电层。 对半导体衬底的部分区域上的第一导电层和栅极氧化物层进行干蚀刻以形成开口。 隧道氧化层形成在开口的下表面上。 在隧道氧化物层上形成第二导电层以填充开口。 形成隔板电介质以覆盖第一和第二导电层。 在栅极间电介质上形成第三导电层。 对衬底的部分区域上的第三导电层，栅极绝缘层，第二导电层和第一导电层进行蚀刻以形成控制栅极图案和选择栅极图案。 控制栅极图案包括由第二导电层构成的浮动栅极（125b）和由栅间电介质图案（130a）和第三导电层构成的控制栅极（140a）。 选择栅极图案包括由第一导电层和由选择栅极层间电介质图案和第三导电层组成的上部选择栅极（140b）组成的下部选择（120b）栅极。 浮栅和隔间电介质图案可以具有凹形的结构。

公开(公告)号：KR1020070014709A

公开(公告)日：2007-02-01

申请号：KR1020050069564

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 양승진 ,  한정욱 ,  고광욱 ,  김재황 ,  김주리 ,  박성철

IPC: H01L27/115

CPC classification number: H01L29/42328 ,  G11C16/0425 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7883 ,  H01L21/28273

Abstract: An NVM(non-volatile memory) device is provided to avoid writing/reading error while improving integration of a cell by making one memory transistor include sidewall select gates covering both sidewalls of a floating gate while the floating gate and a control gate are stacked. A first gate insulation layer(5) is formed on a semiconductor substrate(1). A floating gate(7a) is formed on the first gate insulation layer. The upper surface and both lateral surfaces of the floating gate are covered with a second gate insulation layer. The second gate insulation layer(9) formed on one sidewall of the floating gate is covered with a first sidewall select gate(11a). The second gate insulation layer formed on the other sidewall of the floating gate is covered with a second sidewall select gate(11b). An intergate dielectric(16) is formed on the first sidewall select gate, the second gate insulation layer and the second sidewall select gate. A control gate exposes the intergate dielectric formed on the first and the second sidewall select gates, overlapping the floating gate on the intergate dielectric. A source region(23a) is formed in the semiconductor substrate that is adjacent to the first sidewall select gate and is separated from the floating gate. A drain region(23b) is formed in the semiconductor substrate that is adjacent to the second sidewall select gate and is separated from the floating gate. The first gate insulation layer under the first and the second sidewall select gates is thicker than the first gate insulation layer under the floating gate.

Abstract translation: 提供NVM（非易失性存储器）器件以避免写入/读取错误，同时通过使一个存储器晶体管包括覆盖浮置栅极的侧壁的侧壁选择栅极，同时浮置栅极和控制栅极堆叠来改善单元的集成。 在半导体衬底（1）上形成第一栅极绝缘层（5）。 在第一栅绝缘层上形成浮栅（7a）。 浮置栅极的上表面和两个侧表面被第二栅极绝缘层覆盖。 形成在浮置栅极的一个侧壁上的第二栅极绝缘层（9）被第一侧壁选择栅极（11a）覆盖。 形成在浮动栅极的另一个侧壁上的第二栅极绝缘层被第二侧壁选择栅极（11b）覆盖。 在第一侧壁选择栅极，第二栅极绝缘层和第二侧壁选择栅极上形成隔间电介质（16）。 控制栅极暴露形成在第一和第二侧壁选择栅极上的隔间电介质，与栅极间电介质上的浮置栅极重叠。 源极区域（23a）形成在与第一侧壁选择栅极相邻并与浮动栅极分离的半导体衬底中。 漏极区域（23b）形成在与第二侧壁选择栅极相邻并且与浮动栅极分离的半导体衬底中。 在第一和第二侧壁选择栅极下方的第一栅极绝缘层比浮动栅极之下的第一栅极绝缘层厚。

公开(公告)号：KR1020070010384A

公开(公告)日：2007-01-24

申请号：KR1020050064903

申请日：2005-07-18

Applicant: 삼성전자주식회사

Inventor： 김광태 ,  박원호 ,  유태광 ,  한정욱 ,  김용태

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L21/28273 ,  H01L21/823437 ,  H01L29/66825

Abstract: A split gate-type flash memory device is provided to easily form a floating gate with a tip by forming a mask pattern for forming a floating gate and a tip and by using a consumption characteristic of photoresist without performing a process for forming an oxide layer. A cone-type floating gate(54b) is formed on a semiconductor substrate. A control gate electrode(60p) overlaps a part of the floating gate and the substrate adjacent to one side of the floating gate. A tunnel insulation layer is interposed between the control gate electrode and the floating gate. A gate insulation layer is interposed between the control gate electrode and the substrate and between the floating gate and the substrate.

Abstract translation: 提供一种分离式栅型闪速存储器件，通过形成用于形成浮栅和尖端的掩模图案，并且通过使用光致抗蚀剂的消耗特性，不用进行形成氧化物层的工艺来容易地形成具有尖端的浮动栅极。 锥形浮栅（54b）形成在半导体衬底上。 控制栅极电极（60p）与浮动栅极的一侧相邻的浮动栅极和基板的一部分重叠。 隧道绝缘层介于控制栅电极和浮栅之间。 栅极绝缘层介于控制栅电极和衬底之间以及浮栅和衬底之间。

公开(公告)号：KR100654339B1

公开(公告)日：2006-12-08

申请号：KR1020040072189

申请日：2004-09-09

Applicant: 삼성전자주식회사

Inventor： 박영삼 ,  윤승범 ,  한정욱 ,  강성택 ,  양승진

IPC: H01L27/115

CPC classification number: H01L21/28273 ,  H01L29/42324 ,  H01L29/66553 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854 ,  H01L29/7881

Abstract: 비휘발성 반도체 소자가 제공된다. 기판 상에 일 방향으로 연장되어 형성되고 기판의 주면(主面) 및 연장 방향과 수직인 단면이 소정의 곡률을 가진 도형인 반도체 바디, 도형의 둘레를 따라 반도체 바디 내에 일부 형성된 채널 영역, 채널 영역 상에 위치하는 터널링 절연막, 터널링 절연막 상에 위치하고 채널 영역과 전기적으로 절연된 플로팅 게이트, 플로팅 게이트 상에 위치하는 게이트간 절연막, 게이트간 절연막 상에 위치하고 플로팅 게이트와 전기적으로 절연된 컨트롤 게이트, 컨트롤 게이트의 양측에 정렬되어 반도체 바디 내에 형성된 소스/드레인 영역을 포함한다. 또한, 비휘발성 반도체 소자의 제조 방법이 제공된다.
비휘발성 반도체 소자, 전계 집중 현상, 선택적 에피택셜 성장, 언더컷, 어닐링

公开(公告)号：KR100604850B1

公开(公告)日：2006-07-31

申请号：KR1020040033074

申请日：2004-05-11

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  윤승범 ,  박성우

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7841

Abstract: 다양한 게이트 유전막 두께를 갖는 이이피롬 셀 구조를 제공한다. 본 발명은 반도체 기판과, 반도체 기판 상에 위치하는, 메모리 트랜지스터와 선택 트랜지스터와, 상기 트랜지스터들 사이의 기판에 형성되고, 상기 메모리 트랜지스터 아래에 부분적으로 확장되어 형성된 플로팅 접합과, 횡 방향을 따라 메모리 트랜지스터에 위치하고, T
tunnel 두께를 갖고 상기 플로팅 접합의 일정 부분 위에 위치하는 터널 영역과, T
tunnel 보다 큰 두께 T
near (즉, T
near > T
tunnel )를 갖고 상기 선택 트랜지스터의 반대쪽의 터널 영역의 일측면에 위치하는 근채널 영역과, T
near 보다 큰 두께 T
far (즉, T
far >T
near )를 갖고 상기 터널 영역의 반대쪽의 근채널 영역의 일측면에 위치하는 원채널 영역으로 배열된 게이트 유전막을 포함하여 이루어진다. 그러한 이이피롬 셀 구조를 만드는 관련 방법은 대응되는 제조 단계를 가진다.
이이피롬 셀, 비균일한 채널 유전막

公开(公告)号：KR100591768B1

公开(公告)日：2006-06-26

申请号：KR1020040054050

申请日：2004-07-12

Applicant: 삼성전자주식회사

Inventor： 전희석 ,  윤승범 ,  한정욱 ,  김용태

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/7885

Abstract: 자기정렬 부유 게이트 및 자기정렬 제어 게이트를 구비하는 메모리 소자 및 그 형성 방법이 개시된다. "T"형의 희생 구조물을 이용하여 "T"형 구조물의 수평 성분 "ㅡ" 아래에 자기정렬적인 방식으로 부유 게이트를 형성하고, 그 결과 "T"형 구조물 및 자기정렬 부유 게이트의 통합 구조물의 측벽들 상에 제어 게이트를 자기정렬적인 방식으로 형성한다. 추가적인 사진공정의 필요 없이 부유 게이트 및 제어 게이트를 형성할 수 있어 고집적도 달성이 용이하며, 사진공정에서 발생할 수 있는 오정렬에 따른 문제점을 피할 수 있다.
메모리 소자, 스플릿 게이트, 자기정렬, 부유 게이트, 제어 게이트

公开(公告)号：KR1020060027080A

公开(公告)日：2006-03-27

申请号：KR1020040075907

申请日：2004-09-22

Applicant: 삼성전자주식회사

Inventor： 전희석 ,  윤승범 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328 ,  H01L21/28273 ,  H01L21/823437 ,  H01L21/823468

Abstract: 단위셀의 크기가 축소되고 저전압에 의해 소자동작이 가능한 비휘발성 메모리 소자 및 그 제조방법이 제공된다. 비휘발성 메모리 소자는, 기판 상에 절연되어 형성된 제1 게이트와, 제1 게이트 상에 절연되어 형성된 제2 게이트와, 제1 게이트 상에 형성된 분리 절연막에 의해 제2 게이트와 분리되고 제1 게이트의 일측벽에 절연되어 대향하며 제1 게이트의 일측벽을 따라 형성된 제3 게이트와, 제1 게이트의 타측벽에 정렬되어 기판 내에 형성된 제1 정션 영역과, 제3 게이트의 제1 게이트와 대향하지 않는 측벽에 정렬되어 기판 내에 형성된 제2 정션 영역을 포함한다.
비휘발성 메모리, EEPROM, 자기정렬(self align)

Abstract translation: 此非易失性存储器件及其制造设备操作的方法中，通过尺寸减小单元电池的设置是低电压。 非易失性存储器元件，并且由形成于并与形成分离的衬底上的第一栅极隔离绝缘膜，它是在形成于第二栅极，从所述第一栅极的所述第二栅极分开的第一栅极的第一栅极绝缘 计数器是绝缘在一个侧壁，以及沿所述第一栅极的一个壁的第三栅极形成的，以及第二和第一结区域，被布置在形成在衬底上的第一栅极的另一侧壁，所述不相对于第三栅极的第一栅极 并且在基板中形成的第二结区域与侧壁对齐。

公开(公告)号：KR100480645B1

公开(公告)日：2005-03-31

申请号：KR1020030020444

申请日：2003-04-01

Applicant: 삼성전자주식회사

Inventor： 이용규 ,  한정욱 ,  강성택 ,  이종덕 ,  박병국

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L29/66833 ,  H01L29/7923

Abstract: 역자기 정합 방식(reverse self-aligning process)을 이용한 트윈(twin)-ONO 형태의 SONOS 메모리 소자 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 포토 리소그래피(photo lithography)의 한계에 제한을 받지 않고 동시에 게이트 하단에 ONO 유전층이 역자기 정합 방식에 의해 물리적인 이격을 지닌 형태로 제작되는 방법을 제시한다. 역자기 정합 방식을 도입하기 위해서 버퍼층(buffer layer) 및 ONO 유전층의 폭을 설정하는 스페이서(spacer)들이 도입된다. 이에 따라, SONOS 메모리 소자의 프로그램 및 소거 시에 포획(trap)된 전하의 산포를 인위적으로 제한하여 소자 특성을 개선시키고, 동시에 프로그램/소거 후의 전하의 시간에 따른 확산을 인위적으로 제한하는 쌍둥이(Twin) 형태의 2-비트 SONOS 비휘발성 메모리 소자를 제조할 수 있다.

公开(公告)号：KR100446308B1

公开(公告)日：2004-09-01

申请号：KR1020020055003

申请日：2002-09-11

Applicant: 삼성전자주식회사

Inventor： 강성택 ,  한정욱 ,  김성균

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/28282 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7923

Abstract: Non-volatile memory devices according to embodiments of the invention can include, for example, a semiconductor substrate, a source region, a drain region, an impurity region, a vertical structure, a control gate insulating layer, a control gate electrode, a gate insulating layer, and a gate electrode. The impurity region is in a floating state between the source region and the drain region. The vertical structure is formed of a tunneling layer, a charge trapping layer, and a blocking layer sequentially stacked between the source region and the impurity region. The control gate insulating layer is between the source region and the impurity region and adjacent to the vertical structure. The control gate electrode is formed on the vertical structure and the control gate insulating layer. The gate insulating layer is between the impurity region and the drain region. The gate electrode is formed on the gate insulating layer.

Abstract translation: 根据本发明实施例的非易失性存储器件可以包括例如半导体衬底，源极区域，漏极区域，杂质区域，垂直结构，控制栅极绝缘层，控制栅极电极，栅极 绝缘层和栅电极。 杂质区在源极区和漏极区之间处于浮置状态。 垂直结构由在源极区和杂质区之间顺序堆叠的隧穿层，电荷俘获层和阻挡层形成。 控制栅绝缘层位于源极区和杂质区之间并且与垂直结构相邻。 控制栅电极形成在垂直结构和控制栅绝缘层上。 栅极绝缘层位于杂质区和漏极区之间。 栅极电极形成在栅极绝缘层上。

公开(公告)号：KR1020040014073A

公开(公告)日：2004-02-14

申请号：KR1020020047242

申请日：2002-08-09

Applicant: 삼성전자주식회사

Inventor： 박영삼 ,  한정욱

IPC: H01L27/115

Abstract: PURPOSE: A split gate SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) EEPROM and a fabricating method thereof are provided to concentrate the electric field on an edge of a nitride layer adjacent to a tip of a control gate by using the control gate for covering floating gate. CONSTITUTION: A split gate SONOS EEPROM includes a stack(139), a source/drain(190/195), an insulating oxide layer(140b), and a control gate(150b). The stack(139) is formed by laminating sequentially a bottom oxide layer(115b), a nitride layer(120b), a top oxide layer(125b), and a floating gate(135b) on a substrate(100). The source/drain(190/195) is formed on the substrate(100) between plural stacks. The insulating oxide layer(140b) is formed on sidewalls and top faces of the stacks. The control gate(150b) is formed on the insulating oxide layer(140b) to cover the floating gate(135b).

Abstract translation: 目的：提供一种分裂门SONOS（硅氧化物 - 氮化物 - 氧化物 - 硅）EEPROM及其制造方法，以通过使用控制栅极将电场集中在与控制栅极的尖端相邻的氮化物层的边缘上 用于覆盖浮动门。 构成：分离门SONOS EEPROM包括堆叠（139），源极/漏极（190/195），绝缘氧化物层（140b）和控制栅极（150b）。 堆叠（139）通过在基板（100）上依次层叠底部氧化物层（115b），氮化物层（120b），顶部氧化物层（125b）和浮动栅极（135b）而形成。 源极/漏极（190/195）形成在多个叠层之间的衬底（100）上。 绝缘氧化物层（140b）形成在堆叠的侧壁和顶面上。 控制栅极（150b）形成在绝缘氧化物层（140b）上以覆盖浮动栅极（135b）。