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公开(公告)号：KR101226439B1
公开(公告)日：2013-01-25
申请号：KR1020110143038
申请日：2011-12-27
Applicant: 한국과학기술원
CPC classification number: H03M13/1515 , G06F11/08 , G06F13/16 , H03M13/6502
Abstract: PURPOSE: A reed-solomon decoder, a memory system thereof and a decoding method thereof are provided to reduce complexity of hardware by sharing substructures unnecessarily overlapping from a reed-solomon decoder. CONSTITUTION: A syndrome computation block(100) generates the values of syndrome from received code word. A key-Equation Solver(210) generates a polynomial expression of error value and a polynomial expression of error location based on values of the syndrome. A chien search and pony block(220) calculate error locations and error values based on error locator polynomial expression and error value polynomial expression. An error correction block(230) outputs corrected cord word based on the error location and the error value. The syndrome value block generates the syndrome values using one matrix product.
Abstract translation: 目的：提供一种簧片独奏解码器，其存储器系统及其解码方法，以通过共享从簧片独奏解码器不必要地重叠的子结构来降低硬件的复杂性。 构成：校正子计算块（100）从接收到的代码字生成校正子的值。 密钥方程式求解器（210）基于综合征的值生成误差值的多项式表达式和误差位置的多项式表达式。 基于搜索和小马块（220），基于误差定位多项式表达式和误差值多项式表达式计算误差位置和误差值。 误差校正块（230）基于误差位置和误差值输出校正的线字。 综合征值块使用一个矩阵乘积产生综合征值。
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公开(公告)号：KR1020110112886A
公开(公告)日：2011-10-14
申请号：KR1020100032083
申请日：2010-04-08
Applicant: 한국과학기술원
CPC classification number: H04N5/2254 , G02B7/023 , G03B17/14 , H04N5/23209
Abstract: 왜곡 보정 장치는 식별번호 인식부, 보정 정보 저장부, 왜곡 보정부를 포함한다. 식별번호 인식부는 식별번호 저장부를 가지는 교환이 가능한 렌즈의 식별번호를 인식한다. 보정 정보 저장부는 교환이 가능한 렌즈에 의해 발생하는 렌즈 왜곡을 보정하기 위해 사용되는 보정 정보를 저장한다. 왜곡 보정부는 교환이 가능한 렌즈의 식별번호에 기초하여 선택된 보정 정보를 이용하여 교환이 가능한 렌즈를 통해 획득된 왜곡된 영상에 포함된 렌즈 왜곡을 보정한다.
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73.发明授权싱글 코어용 캐시 컨트롤러를 이용한 멀티 코어용 캐시 회로, 이를 포함하는 캐시 장치, 반도체 장치 및 캐시 메모리 제어 방법 有权使用单核心高速缓存控制器，高速缓存设备和包括其的半导体器件的多核心高速缓存电路以及用于控制高速缓存存储器的方法
公开(公告)号：KR101043199B1
公开(公告)日：2011-06-21
申请号：KR1020100006038
申请日：2010-01-22
Applicant: 한국과학기술원
Abstract: PURPOSE: A multi core cache circuit using a single core cache controller, a cache device and a semiconductor device including the same, and a cache memory control method are provided to simplify a structure and reduce traffic by minimizing a change of the structure and using the existing single core cache controller. CONSTITUTION: A cache memory unit(110) includes cache lines and stores data, tag information and status information of the cache lines. A single core cache controller(120) offers a data request signal based on a request signal of a core connected to a cache circuit and the data of the cache memory unit corresponding to the data request signal to the core connected to the cache circuit. A command processor(130) offers a state modification signal for modifying the status information of the cache lines and the data saved in the cache memory unit to outside.
Abstract translation: 目的：提供使用单核高速缓存控制器，高速缓存设备和包括其的半导体器件的多核高速缓存电路以及高速缓冲存储器控制方法，以通过最小化结构的变化并使用 现有单核缓存控制器。 构成：高速缓冲存储器单元（110）包括高速缓存行并存储高速缓存行的数据，标签信息和状态信息。 单核缓存控制器（120）基于连接到高速缓存电路的核心的请求信号和对应于数据请求信号的高速缓冲存储器单元的数据提供数据请求信号到连接到高速缓存电路的核心。 命令处理器（130）提供状态修改信号，用于将高速缓存行的状态信息和保存在高速缓冲存储器单元中的数据修改为外部。
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公开(公告)号：KR100907224B1
公开(公告)日：2009-07-10
申请号：KR1020070047374
申请日：2007-05-16
Applicant: 한국과학기술원
IPC: G06F9/06
Abstract: 논리회로를 기술한 스프레드시트 파일을 하드웨어 기술언어 파일로 자동 변환시켜 주는 논리회로 파일 자동 변환 방법에 의해 논리회로의 입력 신호 및 출력 신호와 입력 신호 및 출력 신호에 각각 대응하는 입력 값 및 출력 값을 포함하는 스프레드시트 파일을 생성한다. 그리고 생성된 스프레드시트 파일을 파싱하여 입력 신호 및 출력 신호에 관한 정보를 얻고 얻은 입력 신호 및 출력 신호의 정보에 기초하여 하드웨어 기술언어 파일을 생성한다. 논리회로 파일 자동 변환 방법은 테이블 형태로 쉽게 논리회로를 기술하기에 적합한 스프레드시트 파일을 이용하기 때문에 논리회로 기술에 있어서 가독성을 높일 수 있고 용이하게 유지보수를 할 수 있다.
하드웨어 기술언어, PLA-
公开(公告)号：KR100899097B1
公开(公告)日：2009-05-25
申请号：KR1020070045841
申请日：2007-05-11
Applicant: 한국과학기술원
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 멀티쓰레드 환경의 프로세스를 위한 캐쉬 메모리 장치가 개시된다. 캐쉬 메모리 장치는 캐쉬 메모리, 인덱스 발생 회로 및 캐쉬 컨트롤러를 포함한다. 캐쉬 메모리는 인덱스들, 유효성 검사 비트들, 태그들 및 데이터들을 저장한다. 인덱스 발생 회로는 복수의 인덱싱 정보들 중에서 하나의 선택 인덱싱 정보를 선택하고 상기 선택 인덱싱 정보에 상응하는 인덱스를 발생시킨다. 캐쉬 컨트롤러는 상기 인덱스 발생 회로로부터 발생된 인덱스를 입력 받고 프로세서로부터 어드레스를 입력 받아, 상기 인덱스 및 상기 어드레스에 대응하는 상기 캐쉬 메모리의 데이터를 상기 프로세서로 출력한다. 따라서 멀티쓰레드 환경에서 데이터 전송 속도를 향상시키고 캐쉬 히트율을 증가시켜 소비 전력의 증가를 방지할 수 있다.
캐쉬 메모리, 멀티쓰레드, 인덱스-
Patent Agency Ranking
公开(公告)号：KR1020090014692A
公开(公告)日：2009-02-11
申请号：KR1020070078818
申请日：2007-08-07
Applicant: 한국과학기술원
Abstract: An interrupt processing method performing the interrupt waiting instruction for an interrupt based processor is provided to reduce overall power consumption for the interrupt latency by being operated in two kinds of action mode of general mode and low power mode. A processor determines whether command is the interrupt standby command or not in an ID(instruction decoding) step(S101). If the command accords with the interrupt standby command, a processor converts a general mode into a low power mode(S102). The processor waits in the low power mode(S104). If the command does not accord with the interrupt standby command, a processor processes the general command in a general mode(S103). A processor determines whether or not the interrupt is generated while waiting in the low power mode(S105). In the interrupt is generated, a processor converts a low power mode into a general mode(S106) and processes the general instruction processing the interrupt service routine in the general mode.
Abstract translation: 提供执行中断处理器的中断等待指令的中断处理方法，以通过在通用模式和低功率模式的两种动作模式中操作来减少中断等待时间的总体功耗。 处理器在ID（指令解码）步骤中确定命令是否为中断待机命令（S101）。 如果该命令符合中断待机命令，则处理器将通用模式转换为低功率模式（S102）。 处理器以低功率模式等待（S104）。 如果该命令不符合中断备用命令，则处理器以通用模式处理通用命令（S103）。 处理器确定在低功率模式下等待时是否产生中断（S105）。 在产生中断时，处理器将低功率模式转换成通用模式（S106），并处理通用模式中的中断服务程序的一般指令处理。
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公开(公告)号：KR1020080099934A
公开(公告)日：2008-11-14
申请号：KR1020070045841
申请日：2007-05-11
Applicant: 한국과학기술원
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151 , G06F12/0802 , G06F13/1668
Abstract: A method for providing a plurality of indexing information and a cache memory device using the same are provided to prevent the increment of power consumption by increasing a cache hit rate. A cache memory device(1300) comprises the followings: a cache memory(1310) storing indices(1311), validity check bits(1312), tags(1313) and data(1314); an index generation circuit(1320) which selects one selection indexing information among a plurality of indexing information, and generates an index corresponding to the selection indexing information; and a cache controller(1330) which receives the generated index and a address from a processor, and then outputs data of the cache memory corresponding to the index and address to the processor.
Abstract translation: 提供一种用于提供多个索引信息的方法和使用该索引信息的高速缓冲存储器件，以通过增加高速缓存命中率来防止功耗的增加。 高速缓冲存储器设备（1300）包括：存储索引（1311），有效性检查位（1312），标签（1313）和数据（1314）的高速缓冲存储器（1310） 索引生成电路（1320），其选择多个索引信息中的一个选择索引信息，并生成与所述选择索引信息对应的索引; 以及缓存控制器（1330），其从处理器接收所生成的索引和地址，然后将对应于索引和地址的高速缓冲存储器的数据输出到处理器。
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公开(公告)号：KR100868677B1
公开(公告)日：2008-11-13
申请号：KR1020070048385
申请日：2007-05-18
Applicant: 한국과학기술원
Abstract: A data processing unit, a data processing system, a co-processor connecting method, and a co-processor interfacing method are provided to improve the process speed and supporting a connection of multiple co-processor using small number of signal lines. A main processor(411) transmits a first coprocessor interface signal combination, transmits a coprocessor command by receiving a second coprocessor interface signal, and continues the pipeline without waiting the result of coprocessor command. A plurality of coprocessors(412,413) are operated by the coprocessor command. A data processing unit includes a coprocessor bus(420) connecting main processors, and coprocessors for inputting the first coprocessor interface signal group, or the second coprocessor interface signal group to each coprocessors through the same signal line by the interface signals.
Abstract translation: 提供数据处理单元，数据处理系统，协处理器连接方法和协处理器接口方法，以提高处理速度并支持使用少量信号线的多个协处理器的连接。 主处理器（411）发送第一协处理器接口信号组合，通过接收第二协处理器接口信号来发送协处理器命令，并且在不等待协处理器命令的结果的情况下继续流水线。 多个协处理器（412,413）由协处理器命令操作。 数据处理单元包括通过接口信号通过相同信号线连接主处理器的协处理器总线（420）和用于向每个协处理器输入第一协处理器接口信号组或第二协处理器接口信号组的协处理器。
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公开(公告)号：KR100635111B1
公开(公告)日：2006-10-17
申请号：KR1020040051838
申请日：2004-07-05
Applicant: 한국과학기술원
Inventor： 박인철
IPC: G06F9/32
Abstract: 본 발명은 지정 가능한 지연 슬롯과 스쿼싱 조건을 가지는 분기 처리 프로세서에 관한 것이다. 특히, 파이프라인 프로세서에서 분기실행(branch execution)을 제어하기 위한 것으로서 지연 슬롯 수와 스쿼싱 조건을 사용자가 지정할 수 있는 분기 명령어와 이를 처리하기 위한 프로세서 구조에 관한 것이다.
본 발명에 의하면, 지연 분기 제어 및 처리를 위한 프로세서에 있어서, 분기 명령어에 표시된 지연 슬롯의 수에 해당하는 지연 슬롯 명령어들의 주소를 생성하는 명령어 주소 생성부와; 상기 분기 명령어 상에 명시된 지연 슬롯 수에 해당하는 명령어를 우선 해석하고, 지연 슬롯 수가 분기 페널티 보다 작은 경우 지연 슬롯 이후 분기 페널티까지 NOP 명령어를 해석하는 명령어 디코더; 및 상기 해석된 명령어의 분기 여부와 분기 목적지 주소를 계산하는 명령 실행부를 구비하는 것을 특징으로 하는 분기 처리 프로세서를 제시한다.
따라서, 본 발명은 프로그램에서 지연 슬롯 명령어로 사용될 수 있는 명령어의 수에 따라 지연 슬롯의 수를 지정할 수 있으므로 분기 명령어의 지연 슬롯이 NOP으로 채워지는 경우는 없게 되어 프로그램 크기가 줄일 수 있으며, 참 슬롯 명령어와 스쿼싱 슬롯 명령어를 모두 사용할 수 있으므로 지연 슬롯을 효율적으로 사용하게 되어 프로그램의 수행 속도를 향상시킬 수 있다.
지연 슬롯, 스쿼싱, 분기명령어, 프로세서, 파이프라인-
公开(公告)号：KR1020060105345A
公开(公告)日：2006-10-11
申请号：KR1020050028066
申请日：2005-04-04
Inventor： 박인철
IPC: H04N19/436 , H04N19/13
CPC classification number: H03M7/4006
Abstract: 산술 복호 방법 및 그 장치가 개시된다. 본 발명에 따른 산술 복호 장치는, 현재 심벌의 복호에 이용되는 최대 빈도 심벌의 레인지와 최소 빈도 심벌의 레인지를 결정하고, 현재 옵셋값과 상기 현재 심벌의 복호에 이용되는 상기 최대 빈도 심벌의 상기 레인지를 비교하여 상기 현재 심벌의 값을 결정하여 출력하는 산술 복호부; 및 상기 현재 심벌이 상기 현재 심벌의 복호에 이용되는 상기 최대 빈도 심벌이라고 예측하여, 상기 현재 심벌의 다음 심벌의 복호에 이용되는 최대 빈도 심벌의 레인지와 최소 빈도 심벌의 레인지를 결정하고, 다음 옵셋값과 상기 다음 심벌의 복호에 이용되는 상기 최대 빈도 심벌의 상기 레인지를 비교하여 상기 다음 심벌의 값을 결정하여 출력하는 예측 산술 복호부;를 포함한다. 본 발명에 따르면, 산술 복호화 시 예측 기법을 이용하여 복수의 심벌에 대한 병렬 처리를 가능하게 함으로써 복호 속도를 크게 향상 시킬 수 있다.
산술부호화/복호화, 예측, CABAC
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