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公开(公告)号：KR1019990054869A
公开(公告)日：1999-07-15
申请号：KR1019970074746
申请日：1997-12-26
Applicant: 한국전자통신연구원
IPC: H04N19/43
Abstract: 본 발명은 비디오 신호 처리를 위한 반 화소 움직임 예측기에 관한 것으로, 특히 이중 선형 보각법을 이용하여 국제 영상 압축/복원 표준인 H.236에서 요구하는 반 화소 움직임 벡터(Halfpixel motion vector) 추출을 수행하는 영상 압축용 반 화소 움직임 예측기에 관한 것이다.
반 화소 움직임 추출에 사용되어지는 보간법을 하나의 연산기로 처리할 경우 많은 시간이 소요된다. 본 발명은 상기의 문제점을 해결하기 위하여 3개의 연산기를 이용한 병렬 시스템으로 수행 시간을 단축하였고, 추가적으로 반 화소 값 생성기를 간소화하였다. 따라서 반 화소 값 생성기의 구조를 간단하게 하여 소자의 갯수를 축소하고, 제어와 데이터 입력 또한 간소화 할 수 있는 설계 방법을 제안한다.-
公开(公告)号：KR100204571B1
公开(公告)日：1999-06-15
申请号：KR1019960065730
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: G06F9/34
Abstract: 본 발명은 비디오 코덱 내부 모듈에서 발생되는 이벤트를 제어하기 위한 파이퍼라인 형식의 마이크로 제어기와 그 동작에 관한 것으로, 특히 동시 다발적으로 발생되는 이벤트들을 인스트럭션 수준에서 실시간 처리하기 위한 마이크로 제어기에 의한 이벤트 신호 제어 회로에 관한 것이다.
이러한 이벤트 제어 기능을 별도의 인스트럭션으로 정의하여 프로그램 수준에서 모든 이벤트를 마이크로 제어기를 통해 제어 함으로서, 이벤트 처리 순서, 이벤트 별 응답 신호 조정 및 이벤트 처리 프로그램을 단순화 시키는 장점을 갖는다.-
公开(公告)号：KR100198781B1
公开(公告)日：1999-06-15
申请号：KR1019960064133
申请日：1996-12-11
Applicant: 한국전자통신연구원
IPC: H03M7/30
CPC classification number: G06T9/005
Abstract: 본 발명은 비디오 신호의 압축과 복원에 대한 국제 표준인 H.263의 양자화 알고리즘을 이용하여 VLSI로 구현하는 양자화기 구조에 관한 것이다.
H.263의 양자화 알고리즘을 3 비트 부스 인코더를 이용한 승산기로 구현할 때에 승산기의 입력되는 DCT 계수 데이터는 절대 값과 뺄셈 연산을 하는 복잡한 전처리 단계가 있다.
본 발명은 상기의 문제점을 해결하기 위한 첫 단계로 입력되는 DCT 계수를 항상 음수가 되도록하여 뺄셈 연산을 한 다음 승산기 회로로의 입력은 양수가 되도록 하는 방법으로 전처리 단계를 간소화 하였다. 따라서, 승산을 위한 전처리 단계를 간소화 하였으며, 승산 결과의 부호와 계산 결과의 넘침(Overflow) 등의 승산결과 후 처리 또한 간소화 할수 있는 양자화기에 관해 개시된다.-
公开(公告)号：KR1019980044992A
公开(公告)日：1998-09-15
申请号：KR1019960063149
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H03M7/30
Abstract: 영상 코덱 표준(JPEG, H.261, H.263, MPEG-1, MPEG-2)은 영상 압축 및 복원을 위해 여러 다양한 기능들을 포함하고 있다. 그 기능들로는 이산 여현 변환(DCT), 양자화(Quantization), RLCD, VLCD, ME등이 표준에 따라 채택되고 있다.
종래의 양자화/역양자화 회로는 원하는 한 표준에만 맞게끔 설계되어 있어, 한 표준에 사용된 양자화/역양자화 회로는 다른 표준에서 곧바로 사용할 수 없는 문제를 가지고 있었다.
따라서, 본 발명에서는 앞서 언급한 모든 영상 코덱 표준에 모두 사용할 수 있도록 표준 간의 차이 및 요구되어지는 기능들에 관련하여, 모든 영상 코덱 표준에서 사용 가능한 양자화/역양자화 회로로서 하나의 양자화 회로를 사용, 부호화시 양자화, 복화하시 역양자화, 그리고 복구(RECONSTRUCTION) 모드를 모두 지원할 수 있는 양자화/역양자화 회로에 관해 개시 된다.-
公开(公告)号：KR100148033B1
公开(公告)日：1998-09-15
申请号：KR1019940033480
申请日：1994-12-09
Applicant: 한국전자통신연구원
IPC: H04N19/423
Abstract: 본 발명은 동영상을 실시간 압축 또는 복원하는 영상 처리 시스템에서 동여상의입력과 출력을 수행하는 비디오 오버레이 회로와 영상 압축/복원기 사이의 데이터 변환 및 인터페이스 회로에 관한 것으로 일반적인 비디오 오버레이 회로의 프레임 메모리 구조를 개선하여 프레임 메모리를 핑퐁 방식으로 구성하여 영상 압축/복원기와의 인터페이스를 제공하는 방법과 동 방법을 사용한 프레임 메모리와 영상 압축/복원기 사이의 블럭 변환기 구조에 관한 것이다.
특징적인 구성으로는 동영상의 실시간 압축 또는 복원을 위한 영상 처리 시스템에서 동영상의 입력과 출력을 수행하는 비디오 오버레이 회로에 있어서, 핑퐁 방식으로 구성한 두개의 프레임 메모리 뱅크와, 상기 비디오 오버레이 회로의 NTSC디코더부로부터 한 영상 프레임의 끝을 알리는 블랭크 신호가 검출되면 뱅크 선택 신호를 반전시켜서 비디오 오버레이 회로와 픽셀 블럭 변환부로 연결되는 프레임 메모리 뱅크를 바꾸어 주도록 하는 프레임 메모리 뱅크 제어부와, 상기 프레임 메모리 뱅크 제어부의 뱅크 선택 신호에 의해 두개의 프레임 메모리 뱅크 중 한 프레임 메모리 뱅크가 비디오 오버레이 회로로 연결되면 다른 프레임 메모리 뱅크는 픽셀 블럭 변환부를 거쳐서 영상 압축/복원부에 연결되도록 두개의 프레임 메모리 뱅크를 제어하는 프레 임 메모리 선택부 및 픽셀 블록 변화 선택부와, 상기 두개의 프레임 메모리 뱅크에 저장되는 데이터와 영상 압축/복원부에서 사용되는 데이터의 형식을 변환시키고 전송 동기를 맞추어 주는 픽셀 블록 변환부로 구성함에 있으며 이것은 기존의 오버레이 회로의 동작에 영향을 주지 않고 영상 데이터를 얻거나 디스플레이 할 수 있으며 칼라 변환등의 영상 압축/복원의 전 처리 과정을 기존의 오버레이 회로를 이용할 수 있다는 장점이 있다.-
Patent Agency Ranking
公开(公告)号：KR100138861B1
公开(公告)日：1998-06-15
申请号：KR1019940034152
申请日：1994-12-14
Applicant: 한국전자통신연구원
IPC: G06F7/38
Abstract: 본 발명은 양자화값의 역수를 미리 계산하여 별도의 롬에 저장하여 제산 동작을 승산동작으로 변환사용하므로서 별도의 제산기없이 승산회로 하나만으로 양자화 및 역 양자화가 가능하도록 즉,
F
Q (u,v) = 정수라운드[F(u,v) ×
1 /
q(u,v) ]… … (식 3)
과 같이 표현되는 영상 압축/복원용 양자화기의 양자화/역양자화 회로를 제공함에 있다.
특징적인 구성으로는 영상 데이터와 함께 입력되는 블럭 데이터의 시작 신호에 의해서 래스터(RASTER) 주사순의 램 엑세스(기록/판독) 제어를 위한 주소를 발생하는 주소 생성기와 상기 주소 생성기의 6비트 출력에 양자화 메모리뱅크의 선택을 위한 선택신호가 상위 비트로 가산되어 만들어진 64×8 비트의 양자화 데이블 4개를 포함하는 양자화 테이블 램과 상기 양자화 테이블 램의 양자화 계수에 대한 역수값(1~1/225)을 저장하는 롬으로 된 메모리 회로부와, 비트열 형태로 입력되는 피승수와 승수를 이용하여 부스 부호화계수를 출력하는 부스 부호화수단과 상기 부스부호화 계수에 대한 올림수를 저장하기 위한 올림수 저장용 가산수단과 양자화기의 모드가 양자화 일 경우 양자화값의 역수에 곱해진 기준화계수를 다시 나누어 결과를 출력해 주는 병렬 덧셈기/배럴 쉬프터수단으로 된 승산기 회로부로 구성함에 있다-
公开(公告)号：KR100131153B1
公开(公告)日：1998-04-24
申请号：KR1019940034151
申请日：1994-12-14
Applicant: 한국전자통신연구원
Abstract: 본 발명은 움직임 보상을 행하는 알고리즘들 중에서 완전탐색 블럭정합 알고리즘(FBMA : Full-search Block Matching Algorithm)을 고속 파이프라인(Pipeline) 병렬구조로 구현 가능하도록 하기 위한 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기(Motion Estimator)에 관한 것으로, 기준블럭과 후보블럭 사이의 차의 절대값을 계산하는 부분과 차의 절대값을 누적하는 합연산 부분으로 크게 구성되며 각 구분을 각각 하나의 파이프 상태 연결되는데 후보 블럭데이타 경로를 두가지로 변경시켜 매 동기 클럭에 맞추어 두 개의 후보 블럭데이타에 대하여 번갈아 가며 반복적으로 연산 출력을 수행시킬 수 있도록 병렬성을 추가시킨 벡터처리기가 5개 병렬로 연결 구성되는 것을 특징으로 하는 완전탐색 블럭정합 알고리즘을 이용한 움직임 예측기를 구성하는 벡터처리기 를 제공하면 움직임 예측기를 구성하는 PE PIPE의 효율을 100% 사용가능한 것 외에 PE의 외부에서 보면 데이타와 제어신호들의 구별이 없다는 것이다. 모든 데이타는 데이타 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달되며, 모든 제어신호들도 6비트의 제어 레지스터를 통하여 PE 사이에 파이프라인 상태로 전달된다. 즉 PE PIPE의 외부에서 보면 제어신호들도 데이타와 전혀 구별됨 없이 파이프라인 데이타로 취급된다. 이러한 구조는 PE PIPE에서 데이타 버스와 제어신호 버스를 불필요하게 하여 본 발명의 PE PIPE의 안정된 동작과 고속동작에 기여하게 되는 효과가 있다.
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公开(公告)号：KR1019940002274B1
公开(公告)日：1994-03-19
申请号：KR1019900021838
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: G06F11/16
Abstract: The circuit comprises input/output units for processing commands and data, a instantaneous data expansion processing circuit which expands into zero the upper 16 bits of the command register from the register file, allows the lower 16 bit to have the output data of the lower 16 bits of the command register and generates data signals by selecting the B port data of the register file, and a operation circuit which performs logic multiplication of the two data signals from the aforementioned circuit.
Abstract translation: 该电路包括用于处理命令和数据的输入/输出单元，瞬时数据扩展处理电路，从寄存器堆扩展到命令寄存器的高16位，为零，允许低16位具有下16位的输出数据 命令寄存器的位，并且通过选择寄存器堆的B端口数据来生成数据信号，以及执行来自前述电路的两个数据信号的逻辑乘法运算电路。
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公开(公告)号：KR1019940000292B1
公开(公告)日：1994-01-14
申请号：KR1019900011198
申请日：1990-07-23
Applicant: 한국전자통신연구원
IPC: G06F15/16
Abstract: The structure includes a CCU (2) for processing the data of node computers (2a-2m), an MPU (4) for processing the multi-media data, a DPU (5) for processing the data-base, a user interface (10) for controlling the input-output function, an ISS(20) for controlling the transmission of data to each unit, an IUCN (3) for processing information by the manager node computer. This method improves the performance of system and the effectiveness of data base processing.
Abstract translation: 该结构包括用于处理节点计算机（2a-2m）的数据的CCU（2），用于处理多媒体数据的MPU（4），用于处理数据库的DPU（5），用户接口 10），用于控制输入输出功能的控制数据到每个单元的ISS（20），用于管理节点计算机处理信息的IUCN（3）。 该方法提高了系统的性能和数据库处理的有效性。
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