公开(公告)号：KR1019950021180A

公开(公告)日：1995-07-26

申请号：KR1019930027344

申请日：1993-12-11

Applicant: 한국전자통신연구원

Inventor： 안근영 ,  박경호 ,  남기수 ,  강상원

IPC: G02B27/10

Abstract: 본 발명은 기판의 이방성 식각과 기판접합기술을 이용하여 광을 여러방향으로 분할시킬 수 있도록 하는 이방성 식각과 기판접합에 의한 광분할기 및 제작방법에 관한 것으로 서로 다른 방향을 갖는 〈100〉기판과〈410〉기판을 접합하여 한 기판을 식각한 다음 상기 식각영역을 틀로하여 광반사층을 형성한 뒤 다결정 규소 등의 물질을 채워 평탄화한 다음 상기 기판을 제거하므로서 광반사면을 갖도록하여 광신호 처리에서 들어오는 광신호를 피라미드형 광분할기의 상기 광반사면에 의하여 반사방향을 변화시켜 광신호를 분할하도록 하는 것이다.

公开(公告)号：KR1019950008260B1

公开(公告)日：1995-07-26

申请号：KR1019920025337

申请日：1992-12-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 유종선 ,  백종태 ,  남기수

IPC: H01L29/78

Abstract: The method prevents the parastic junction capacitance of p--region, which increases the puchthrough voltage, from becoming larger. The method comprises the steps of: forming a silicon oxide layer (29) of a thickness on the surface of wafer by thermal oxidation; forming a BSD by LPCVD and forming a side wall oxidation layer (30) on the side wall of the gate sequentially; forming p-type region (31) by the thermal diffusion of boron, which is included in the BSG, into Si substrate; wet etching the silicon oxide layer and forming a PSG of 30˜100nm thickness by the LPCVD sequentially; forming n--type region by the thermal diffusion of phosphorus, which is included in the PSG, into the Si subsrate; and forming an LDD (39), a source (40), and a drain (41) by ion implantation of arsenic.

Abstract translation: 该方法防止p型区域的parastic结电容增加puchthrough电压变大。 该方法包括以下步骤：通过热氧化在晶片的表面上形成厚度的氧化硅层（29）; 通过LPCVD形成BSD，并依次在门的侧壁上形成侧壁氧化层（30）; 通过BSG中包含的硼的热扩散形成p型区域（31）到Si衬底中; 湿法蚀刻氧化硅层并依次通过LPCVD形成30〜100nm厚度的PSG; 通过PSG中包含的磷的热扩散形成n型区域成Si沉降; 以及通过砷的离子注入形成LDD（39），源极（40）和漏极（41）。

公开(公告)号：KR1019940007663B1

公开(公告)日：1994-08-22

申请号：KR1019910024261

申请日：1991-12-24

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 유종선 ,  백종태 ,  남기수

IPC: H01L21/335 ,  H01L29/78

Abstract: The method manufactures LDD type MOS transistor which gate is overlapped with source and drai. The method comprises the steps of: (A) forming a field oxide layer (22), a gate oxide layer (23), and a n+ layer (24) sequentially; (B) forming a first silicon oxide layer (25) using VPCVD method and forming a first silicon nitride layer (26); (C) etching a first silicon oxide layer (25) and a first silicon nitride layer (26) to form a gate pattern and injecting phospherion; (D) forming a second silicon oxide layer and vaporizing a second silicon nitride layer (31); (E) etching a second silicon nitride layer (31), a polycrystal silicon (24) and a gate oxide layer (23) to form a gate region; (F) forming a third silicon oxide layer (37,38); and (G) etching silicon nitride layer (35) and silicon oxide layers (27,34,37,48).

Abstract translation: 该方法制造LDD型MOS晶体管，其栅极与源极和引线重叠。 该方法包括以下步骤：（A）依次形成场氧化物层（22），栅极氧化物层（23）和n +层（24）; （B）使用VPCVD法形成第一氧化硅层（25）并形成第一氮化硅层（26）; （C）蚀刻第一氧化硅层（25）和第一氮化硅层（26）以形成栅极图案并注入磷酸盐; （D）形成第二氧化硅层并汽化第二氮化硅层（31）; （E）蚀刻第二氮化硅层（31），多晶硅（24）和栅极氧化物层（23）以形成栅极区域; （F）形成第三氧化硅层（37,38）; 和（G）蚀刻氮化硅层（35）和氧化硅层（27,34,37,48）。

公开(公告)号：KR1019940016624A

公开(公告)日：1994-07-23

申请号：KR1019920025023

申请日：1992-12-22

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 백종태 ,  송윤호 ,  유종선 ,  남기수

IPC: H01L21/36

Abstract: 본 발명은 반도체 장치중에서 초고집적 반도체소자 제조방법에 관한 것으로, 특히 선택적으로 성장시킨 실리콘층을 도입하여, 극히 얕은 접합의 소오스/드레인을 갖는 반도체소자의 제조방법에 관한 것으로서, 실리콘 기판상에 필드 산화막을 형성하고, 아울러 필드 산화막 사이에 게이트 절연막과 게이트 전극용 다결정 실리콘막 및 측벽 산화막으로 된 게이트를 마스크로 사용하여 불순물 이온주입에 의한 소오스/드레인 접합 부분을 상기 실리콘 기판의 활성영역에 형성하는 공정과, 상기 소오스/드레인 접합부분상에 실리콘막을 형성한 다음 열처리를 하는 공정과, 상기 소오스/드레인 접합부분으로 불순물 이온을 주입하여 고농도 소오스/드레인 접합부분을 형성한 다음 열처리하는 공정을 포함하는 선택성장 실리콘층을 이용한 반도체소자의 제 방법.

公开(公告)号：KR100062052B1

公开(公告)日：1993-05-18

申请号：KR1019890015137

申请日：1989-10-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이경수 ,  남기수

IPC: H01L21/469 ,  H01L21/203 ,  H01L21/30

公开(公告)号：KR1019930001455A

公开(公告)日：1993-01-16

申请号：KR1019910010537

申请日：1991-06-25

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 백종태 ,  유종선 ,  남기수

IPC: H01L27/092

Abstract: 내용 없음

公开(公告)号：KR1019920022473A

公开(公告)日：1992-12-19

申请号：KR1019910007294

申请日：1991-05-06

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박영준 ,  백종태 ,  남기수

IPC: H01L21/28

Abstract: 내용 없음.

公开(公告)号：KR100336502B1

公开(公告)日：2002-05-15

申请号：KR1019990056706

申请日：1999-12-10

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  박훈수 ,  남기수 ,  노태문 ,  이대우 ,  김상기 ,  김종대

IPC: H01L27/08

Abstract: 본발명은스마트전력집적회로(Smart Power IC)용 BCD(Bipolar - CMOS - DMOS) 소자의제조방법을제공하는데그 목적이있다. 본발명에따르면, 이온주입및 확산공정을수행하여실리콘기판상에고전류트렌치게이트 DMOS(Double diffused MOS) 소자의드레인영역형성, 제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터영역형성, 제 1 고전압 LDMOS(Lateral Double diffused MOS)의누설전류를감소시킬목적으로매몰층(2)을형성시키는제 1 단계; 상기제 1 바이폴라트랜지스터및 제 2 바이폴라트랜지스터의컬렉터직렬저항을감소하기위한매몰층, LIGBT(Lateral Insulated Gate Bipolar Transistor) 및제너다이오드의매몰층, 하층소자간의전기적격리를위한하층아이솔레이션을형성시키는제 2 단계; 에피층(4)을성장시킨후, 상기제 2 바이폴라트랜지스터의컬렉터및 상기트렌치게이트 DMOS의드레인역할을수행하는싱크접합(5), 상층소자의전기적격리를위한상층아이솔레이션(6), 상기제 1 LDMOS의제 1 웰(7), CMOS의제 2 웰(8) 및상기제 1 LDMOS 드리프트층(9)을형성하는제 3 단계; 상기싱크접합(5), 상기상하층의아이솔레이션, 상기제 1 및제 2 웰을확산공정을수행한후, 상기제 1 및제 2 바이폴라트렌지스터의베이스를형성하는제 4 단계; 상기트렌치게이트 DMOS의채널역할을하는바디를형성하는제 5 단계; 상기트렌치게이트 DMOS의트렌치를형성하는제 6 단계; 상기트렌치게이트 DMOS의게이트산화막및 다결정실리콘전극을형성하는제 7 단계; 활성영역정의및 필드산화막을선택적으로성장시키는제 8 단계; 상기 CMOS, 제 1 및제 2 LDMOS, LIGBT의다결정실리콘게이트(16)와상기제 1 바이폴라트랜지스터의에미터(18), 제너다이오드의캐소우드영역(19)을형성하는제 9 단계; 상기 CMOS, 제 1 및제 2 LDMOS, 트렌치게이트 DMOS 및 LIGBT 소자의소스-드레인영역(20)을정의하는제 10 단계; 및상기각각의소자의금속배선을형성하는제 11 단계를포함하여이루어진것을특징으로하는스마트전력집적회로의제조방법이제공된다.

公开(公告)号：KR100289056B1

公开(公告)日：2001-10-24

申请号：KR1019970070318

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  남기수

IPC: H01L29/78

Abstract: PURPOSE: A fabrication method of a power device is provided to increase a reliability of a power device by preventing a breakage of an insulating layer due to a high electric field at a gate extended region. CONSTITUTION: A p-channel LDMOS(Lateral Double Diffused MOS) having a silicon gate pattern(15) is formed by depositing a gate low temperature insulating layer(12) on a first gate oxide layer(11). After forming a first gate oxide layer(11a) and the gate low temperature insulating layer(12) on the gate extended region, the first gate oxide layer(11a) and the gate low temperature insulating layer(12) is etched slightly by a wet etching process using a photoresist mask. After growing a second gate oxide layer(13), an n-channel LDMOS having a polysilicon gate pattern(15) is formed, thereby reducing a surface step coverage by etching a portion of the field oxide layer of the n-channel and the p-channel LDMOS devices during the wet etching process of the gate low temperature insulating layer.

公开(公告)号：KR100305594B1

公开(公告)日：2001-10-19

申请号：KR1019980045430

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  이대우 ,  노태문 ,  남기수 ,  박훈수 ,  강진영

IPC: H01L27/06

Abstract: 본 발명은 스마트 전력집적회로의 제조 방법에 관한 것으로서, 특히 SOI 기판과 유전체 분리기술을 이용하여 디지털 및 아날로그 회로에 파워 소자까지 한 칩에 구현할 수 있는 스마트 전력집적회로용 BCD(Bipoar-CMOS-DMOS) 소자의 제조 방법을 제시하고자 한다.
본 발명의 특징은 첫째, SOI 기판에 매몰층을 형성하고 에피층을 키우므로써 SOI기판상에 디지털 회로용 CMOS 소자 및 고내압용 LDMOS(Lateral Double Diffused MOS) 뿐만 아니라 매몰층을 필요로 하는 고내압 고주파용 아날로그 바이폴라 소자들과 대전류용 VDMOS(Vertical Double Diffused MOS) 소자를 집적화 할 수 있다. 둘째, 본 발명은 이중 매몰층 형성에 의한 고속 PSA(Polysilicon Self-Alined) 소자와 pnp 바이폴라 소자, 그리고 20V급 이상의 고내압 바이폴라 소자의 공정 과정(P-well을 베이스로 이용)을 포함한다. 셋째, 바깥확산이 용이한 인 매몰층이 바이폴라 컬렉터 전극과 VDMOS 소자의 드레인 전극의 저항을 감소시키기 위해 사용되고, 넷째, 상기 과정에서 VDMOS 소자의 on-저항 특성 향상과 바이폴라 소자의 컬렉터 직렬저항 감소, 소자의 집적도 향상을 위한 이중 트랜치 공정이 사용된다. 다섯째, 붕소 매몰층 및 p 형 드리프트 영역을 이용하여 핀치 저항을 형성한다.