公开(公告)号：CN102656955B

公开(公告)日：2015-04-15

申请号：CN201080034121.8

申请日：2010-07-28

Applicant: ATI科技无限责任公司

Inventor： 安德鲁·雷昂 ,  罗登·托帕西欧 ,  里安·马丁内斯 ,  易普森·罗

IPC: H05K3/00 ,  H01L23/12 ,  H01L23/488 ,  H05K1/02 ,  H05K3/10

CPC classification number: H01L23/49822 ,  B32B37/02 ,  B32B2309/105 ,  B32B2310/0843 ,  B32B2457/00 ,  H01L21/4857 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/00014 ,  H01L2924/15311 ,  H05K3/0035 ,  H05K3/0055 ,  H05K3/4602 ,  H05K3/4644 ,  H05K2201/09136 ,  Y10T29/49117 ,  Y10T156/10 ,  H01L2224/05599

Abstract: 本发明披露了制造用于电子封装的基板的方法，该基板具有芯层、在芯层第一面上的m层积层以及在芯层第二面上的n层积层，其中m≠n。该方法包括：在第一面上形成m层积层中的(m-n)层，然后形成n对积层，该n对积层中的每对包括形成在第二面上的n层积层中的一层以及形成在第一面上的m层积层的剩余n层中的一层。每层积层包括介电层以及形成在其上的导电层。本发明披露的方法通过避免在基板制造期间对介电材料重复去钻污以保护每层积层中的介电层不被过度去钻污。

公开(公告)号：CN104380490A

公开(公告)日：2015-02-25

申请号：CN201380030825.1

申请日：2013-05-10

Applicant: 夏普株式会社

Inventor： 藤田祐介 ,  赤松健一

IPC: H01L33/62 ,  H01L23/12 ,  H01L23/48 ,  H05K1/02

CPC classification number: H01L33/486 ,  H01L33/507 ,  H01L33/52 ,  H01L33/62 ,  H01L2224/48091 ,  H01L2924/3025 ,  H05K1/0203 ,  H05K1/0271 ,  H05K1/09 ,  H05K1/189 ,  H05K2201/0355 ,  H05K2201/09136 ,  H05K2201/09845 ,  H05K2201/09854 ,  H05K2201/10106 ,  H05K2201/2009 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 本发明提供一种薄膜布线基板以及发光装置，防止沿着布线图案的配置方向发生弯折。在两个导电区域的对置边，设置作为俯视阶梯部的、用于防止器件折断的俯视凹凸形状。作为两个导电区域的一个导电区域的Cu箔层(3a)的俯视凸形状的前端边(3a1)配置为进入作为两个导电区域的另一个导电区域的Cu箔层(3b)的俯视凹形状的凹部内(底边3b2侧)。由此，防止沿着布线图案的配置方向发生弯折。

公开(公告)号：CN104284531A

公开(公告)日：2015-01-14

申请号：CN201410269934.5

申请日：2014-06-17

Applicant: 株式会社村田制作所

Inventor： 大坪喜人

IPC: H05K3/46 ,  H05K1/02 ,  G01R1/073

CPC classification number: G01R1/0408 ,  G01R1/07378 ,  G01R3/00 ,  H05K1/0268 ,  H05K3/4007 ,  H05K3/4629 ,  H05K2201/09136 ,  H05K1/0271 ,  G01R1/07328 ,  H05K1/0306 ,  H05K1/115 ,  H05K3/4611 ,  H05K2201/0125

Abstract: 本发明涉及多层布线基板的制造方法、及具备利用该方法制造出的多层布线基板的探针卡、以及多层布线基板。本发明提供一种能确保较高的尺寸精度、降低平坦性的劣变、翘曲和开裂等风险的多层布线基板的制造方法。多层布线基板的制造方法包括：层叠工序，在该层叠工序中，将具有陶瓷层及层叠在该陶瓷层上的收缩抑制层的多个绝缘层进行层叠；对进行了层叠的各绝缘层进行压接，从而形成层叠体的压接工序；以及对层叠体进行烧制的烧制工序，在层叠工序中，对于各绝缘层，在其各自的收缩抑制层的与陶瓷层相对的面的相反面上形成布线电极，并使收缩抑制层的与布线电极相接触的接触区域的周边区域的厚度比该周边区域以外的收缩抑制层的厚度要厚。

公开(公告)号：CN104011519A

公开(公告)日：2014-08-27

申请号：CN201380004514.8

申请日：2013-01-29

Applicant: 三菱综合材料株式会社

Inventor： 田里和义 ,  石川元贵 ,  白田敬治 ,  中村贤蔵

IPC: G01J1/02 ,  G01J5/10 ,  G01J5/20 ,  H01L35/10 ,  H01L35/30 ,  H01L37/02

CPC classification number: G01J5/10 ,  G01J5/0022 ,  G01J5/06 ,  G01J5/0803 ,  G01J2005/103 ,  G01J2005/206 ,  G03G15/2039 ,  G03G2215/00772 ,  H01L27/144 ,  H01L37/02 ,  H05K1/0271 ,  H05K1/189 ,  H05K2201/068 ,  H05K2201/09136 ,  H05K2201/09781

Abstract: 本发明提供一种即使在一侧连接有引线，也能够不破坏热平衡而高精度地测定测定对象物的温度的红外线传感器。本发明的红外线传感器具备：绝缘性薄膜(2)；第1热敏元件(3A)及第2热敏元件(3B)，设置于绝缘性薄膜的一面；连接于第1热敏元件的第1配线膜(4A)及连接于第2热敏元件的第2配线膜(4B)，所述第1配线膜及所述第2配线膜形成于绝缘性薄膜的一面；红外线反射膜(5)，与第2热敏元件对置而设置于绝缘性薄膜的另一面；多个端子电极(6)，设置于绝缘性薄膜的相同的端部侧且连接于对应的第1配线膜和第2配线膜；及热电阻调整膜(7)，设置于绝缘性薄膜的另一面并且与在第1配线膜和第2配线膜中距端子电极的配线距离较长的配线膜的至少一部分对置且由散热性比绝缘性薄膜高的材料形成。

公开(公告)号：CN103811431A

公开(公告)日：2014-05-21

申请号：CN201310538339.2

申请日：2013-11-04

Applicant: 辉达公司

Inventor： 张蕾蕾 ,  龙·博扎 ,  翟军 ,  祖海尔·博哈里

IPC: H01L23/31 ,  H01L23/528

CPC classification number: H01L23/3128 ,  H01L23/42 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/562 ,  H01L24/16 ,  H01L2224/05571 ,  H01L2224/05573 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/3511 ,  H01L2924/3512 ,  H05K1/0271 ,  H05K3/4644 ,  H05K2201/09136 ,  H05K2201/2009 ,  H01L2224/05599

Abstract: 本发明提供了封装衬底、经封装的半导体器件、计算设备和用于形成其的方法。在一个实施例中，提供了包括具有芯片安装面和底面的封装结构的封装衬底。封装衬底具有形成在芯片安装面和底面之间的多个导电路径。导电路径配置为在布置在芯片安装面上的集成电路芯片和封装结构的底面之间提供电连接。封装结构具有形成在芯片安装面中、近似封装结构的周长的开口。加强微结构布置在开口中并且耦连到封装结构。

公开(公告)号：CN101668620B

公开(公告)日：2013-11-06

申请号：CN200880013670.X

申请日：2008-12-08

Applicant: 株式会社村田制作所

Inventor： 斋藤善史

IPC: B28B11/00 ,  C04B35/64 ,  H05K3/46

CPC classification number: H05K3/4611 ,  B32B18/00 ,  C04B2235/6025 ,  C04B2235/6567 ,  C04B2237/341 ,  C04B2237/343 ,  C04B2237/562 ,  C04B2237/62 ,  C04B2237/66 ,  C04B2237/68 ,  C04B2237/702 ,  C04B2237/704 ,  H01L2224/16225 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/19105 ,  H05K1/0306 ,  H05K3/4629 ,  H05K2201/09136 ,  H05K2203/308 ,  Y10T428/2495 ,  H01L2224/0401

Abstract: 欲基于所谓无收缩工艺通过在被收缩抑制层夹住的状态下进行烧成来制造包括陶瓷层叠体的多层陶瓷基板时，受到分别形成于陶瓷层叠体的第一及第二主面上的第一及第二表面导体膜的影响，除去了收缩抑制层后的多层陶瓷基板有时会产生翘曲。在烧成工序后，从复合层叠体除去收缩抑制层时，减少在烧成工序中沿着陶瓷生坯层与收缩抑制层的界面生成的第一及第二反应层(22及23)中的至少一层的厚度，藉此使第一及第二反应层(22及23)各自的厚度互不相同，从而调整由反应层(22及23)施加的压缩应力，抑制多层陶瓷基板(11)的翘曲。

公开(公告)号：CN103367169A

公开(公告)日：2013-10-23

申请号：CN201310101675.0

申请日：2013-03-27

Applicant: 通用电气公司

Inventor： P.A.麦康奈李 ,  E.A.伯克 ,  S.史密斯

IPC: H01L21/48 ,  H05K3/46 ,  H01L23/498 ,  H05K1/00

CPC classification number: H01L23/5383 ,  H01L21/4857 ,  H01L21/561 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/5226 ,  H01L23/5384 ,  H01L23/5386 ,  H01L23/5387 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/24 ,  H01L24/25 ,  H01L25/105 ,  H01L2021/60 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/24227 ,  H01L2224/32225 ,  H01L2224/73267 ,  H01L2224/92144 ,  H01L2224/92244 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2924/3511 ,  H05K1/0271 ,  H05K1/144 ,  H05K1/185 ,  H05K1/189 ,  H05K3/4602 ,  H05K3/4644 ,  H05K3/4661 ,  H05K3/467 ,  H05K3/4673 ,  H05K2201/0187 ,  H05K2201/0191 ,  H05K2201/09136 ,  H05K2201/10734 ,  H01L2924/00

Abstract: 本公开涉及超薄包埋模模块及其制造方法。一种形成包埋模模块的方法包括提供初始柔性叠层和形成穿过该初始柔性叠层的模开口。借助于粘合剂材料将第一未切柔性叠层固连至初始柔性叠层的第一表面并且将模定位在初始柔性叠层的模开口内和粘合剂材料上。借助粘合剂材料将第二未切柔性叠层固连至初始柔性叠层的第二表面，并且使在第一未切柔性叠层与初始柔性叠层之间以及在第二未切柔性叠层与初始柔性叠层之间的粘合剂材料固化。在第一和第二未切柔性叠层中和其上形成多个通孔和金属互连部，其中金属互连部中的每一个都延伸穿过相应的通孔并被直接金属化至在初始柔性叠层上的金属互连部或模上的模垫。

公开(公告)号：CN103039132A

公开(公告)日：2013-04-10

申请号：CN201180036960.8

申请日：2011-07-14

Applicant: 株式会社村田制作所

Inventor： 大坪喜人

IPC: H05K3/46

CPC classification number: H05K1/0298 ,  H05K3/00 ,  H05K3/4629 ,  H05K2201/0187 ,  H05K2201/09136 ,  H05K2201/09672

Abstract: 本发明提供一种表面的平坦性良好、且元器件安装性优异的陶瓷多层基板及能高效制造该陶瓷多层基板的陶瓷多层基板的制造方法。构成为包括：层叠的多个陶瓷层（1）；多个内部导体（3），该多个内部导体（3）隔着陶瓷层进行层叠，配置成从层叠方向看时至少一部分彼此重叠；以及约束层（2），该约束层（2）配置在与内部导体不同的层，从层叠方向看时与内部导体重叠区域相重叠，且该约束层（2）的平面面积为内部导体重叠区域的平面面积的2倍以下，该约束层（2）包含未烧结的无机材料粉末而成，该内部导体重叠区域中，从层叠方向看时彼此重叠的内部导体中的至少2层相重叠。使约束层（2）的平面面积为陶瓷层（1）的平面面积的1/2以下。将约束层（2）配置成覆盖内部导体重叠区域的全部。

公开(公告)号：CN101552254B

公开(公告)日：2011-02-16

申请号：CN200910132969.3

申请日：2009-04-03

Applicant: 瑞萨电子株式会社

Inventor： 宫川优一

IPC: H01L23/498 ,  H01L23/14 ,  H01L21/48

CPC classification number: H01L23/49822 ,  H01L23/49894 ,  H01L24/48 ,  H01L24/73 ,  H01L25/105 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/181 ,  H01L2924/3511 ,  H05K1/0271 ,  H05K3/4602 ,  H05K3/4688 ,  H05K2201/068 ,  H05K2201/09136 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 本发明涉及多层布线基板、半导体封装以及制造半导体封装的方法。一种包括在半导体封装中的多层布线基板，包括：第一绝缘层和第二绝缘层，在其中布线层分别提供在上和下表面上；以及；核心层，其提供在第一绝缘层和第二绝缘层之间。第一绝缘层和第二绝缘层由彼此不同的材料构成。

公开(公告)号：CN101668620A

公开(公告)日：2010-03-10

申请号：CN200880013670.X

申请日：2008-12-08

Applicant: 株式会社村田制作所

Inventor： 斋藤善史

IPC: B28B11/00 ,  C04B35/64 ,  H05K3/46

CPC classification number: H05K3/4611 ,  B32B18/00 ,  C04B2235/6025 ,  C04B2235/6567 ,  C04B2237/341 ,  C04B2237/343 ,  C04B2237/562 ,  C04B2237/62 ,  C04B2237/66 ,  C04B2237/68 ,  C04B2237/702 ,  C04B2237/704 ,  H01L2224/16225 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/19105 ,  H05K1/0306 ,  H05K3/4629 ,  H05K2201/09136 ,  H05K2203/308 ,  Y10T428/2495 ,  H01L2224/0401

Abstract: 欲基于所谓无收缩工艺通过在被收缩抑制层夹住的状态下进行烧成来制造包括陶瓷层叠体的多层陶瓷基板时，受到分别形成于陶瓷层叠体的第一及第二主面上的第一及第二表面导体膜的影响，除去了收缩抑制层后的多层陶瓷基板有时会产生翘曲。在烧成工序后，从复合层叠体除去收缩抑制层时，减少在烧成工序中沿着陶瓷生坯层与收缩抑制层的界面生成的第一及第二反应层(22及23)中的至少一层的厚度，藉此使第一及第二反应层(22及23)各自的厚度互不相同，从而调整由反应层(22及23)施加的压缩应力，抑制多层陶瓷基板(11)的翘曲。