크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자
    81.
    发明公开
    크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 有权
    使用防裂层与半导体器件形成接触的方法

    公开(公告)号:KR1020020072035A

    公开(公告)日:2002-09-14

    申请号:KR1020010011988

    申请日:2001-03-08

    CPC classification number: H01L21/76829 H01L21/32051

    Abstract: PURPOSE: A formation method of a contact is provided to prevent an interlayer dielectric damage caused by a stress by forming a crack prevention layer to lessen or absorb the stress. CONSTITUTION: An interlayer dielectric(104) is formed on a semiconductor substrate(100) formed with a lower conductive layer(102). Then, a crack prevention layer(106) made of an insulating material is formed on the entire surface of the resultant structure. A contact hole is formed by etching the interlayer dielectric(104) and the crack prevention layer(106) so as to expose the lower conductive layer(102). A conductive layer(114) for forming a contact plug is deposited on the resultant structure to completely fill the contact hole. Then, the conductive layer(114) is polished.

    Abstract translation: 目的:提供接触的形成方法,以通过形成防裂层来防止由应力引起的层间介电损伤,以减轻或吸收应力。 构成:在形成有下导电层(102)的半导体衬底(100)上形成层间电介质(104)。 然后,在所得结构的整个表面上形成由绝缘材料制成的防裂层(106)。 通过蚀刻层间电介质(104)和防裂层(106)以暴露下导电层(102)形成接触孔。 用于形成接触塞的导电层(114)沉积在所得结构上以完全填充接触孔。 然后,抛光导电层(114)。

    원자층 증착에 의한 산화알루미늄막을 이용한 구리배선형성방법
    82.
    发明公开
    원자층 증착에 의한 산화알루미늄막을 이용한 구리배선형성방법 失效
    用原子层沉积氧化铝层形成铜线的方法

    公开(公告)号:KR1020010097639A

    公开(公告)日:2001-11-08

    申请号:KR1020000021896

    申请日:2000-04-25

    Inventor: 박희숙

    Abstract: 원자층 증착에 의한 산화알루미늄막을 이용한 구리배선 형성방법에 관해 개시한다. 본 발명은 구리배선에 사용되는 저유전막 표면에 원자층 증착에 의한 산화알루미늄막을 형성시킴으로써, 절연막 표면에 노출된 탄소성분을 제거하여 구리배선과 절연막 사이의 접착력을 강화시키고, 동시에 절연막의 유전 특성이 변하는 것을 방지하고, 상기 산화알루미늄막이 후속공정에서 마스크층 및 연마저지층의 역할을 할 수 있도록 한다.

    반도체 장치의 고 단차 금속 배선에 에이취 에스 큐 적용 방법
    83.
    发明公开
    반도체 장치의 고 단차 금속 배선에 에이취 에스 큐 적용 방법 无效
    将HSQ(氢化硅烷)应用于半导体器件的高拓扑金属接线的方法

    公开(公告)号:KR1020000019184A

    公开(公告)日:2000-04-06

    申请号:KR1019980037158

    申请日:1998-09-09

    Inventor: 신홍재 박희숙

    Abstract: PURPOSE: A method for applying HSQ(hydrogen silsesquioxane) to a high topology metal wiring of semiconductor device applies HSQ material on all IMD layer even in a pattern having a lower pattern topology of 1 micro-meter over. CONSTITUTION: A method forms(10) a part to be a metal wiring by using a dry etching process on a semiconductor substrate, forms(12) an insulation layer on the part, forms(14) HSQ(hydrogen silsesquioxane) layer on the insulation layer, and forms(16) again the insulation layer on HSQ layer. Thereby, a performance of a semiconductor(over 4-metal) requiring a low dielectric layer is enhanced.

    Abstract translation: 目的:将HSQ(氢倍半硅氧烷)应用于半导体器件的高拓扑金属布线的方法,即使在具有1微米以上的较低图案拓扑的图案中,也可在所有IMD层上施加HSQ材料。 方法:一种方法通过在半导体衬底上的干蚀刻工艺形成(10)成为金属布线的部分,在该部分上形成(12)绝缘层,在绝缘层上形成(14)HSQ(氢倍半硅氧烷)层 层,并再次形成(16)HSQ层上的绝缘层。 由此,提高了需要低介电层的半导体(超过4金属)的性能。

    금속배선의 층간절연막 형성방법
    84.
    发明授权
    금속배선의 층간절연막 형성방법 失效
    制造金属线内层电介质的方法

    公开(公告)号:KR100243279B1

    公开(公告)日:2000-02-01

    申请号:KR1019970002977

    申请日:1997-01-31

    Inventor: 박희숙 구주선

    Abstract: 폴리머(Polymer)를 금속 배선 사이의 절연물질로 사용하는 금속 배선의 층간절연막 형성방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 금속배선이 밀집된 영역과, 금속배선이 없는 영역을 갖는 반도체 기판의 금속배선의 층간절연막 형성방법에 있어서, 하부막이 형성된 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 결과물의 상에 캡핑층용 절연막을 증착하고 상기 하부막의 일부를 과도식각(over etching)하여 상기 금속배선의 상부에 캡핑층을 형성하는 단계와, 상기 결과물 상에 유기폴리머로 된 제1 절연막을 형성하는 단계와, 상기 금속배선이 밀집된 영역에서는 캡핑층이 노출되고, 없는 영역에서는 하부막이 드러날 때까지 상기 제1 절연막을 식각하는 단계와, 상기 제1 절연막의 식각이 끝난 반도체 기판의 전면에 제2 절연막을 증착하는 단계와, 상기 제2 절연막의 단차를 평탄화하는 단계를 포함하여 구성되는 것을 특징으로 하는 금속 배선의 층간절� ��막 형성방법을 제공한다. 따라서, 기존의 층간절연막인 산화막보다 저유전성이 우수한 유기 폴리머(Polymer)를 금속 배선의 층간 절연막으로 사용하여 금속 배선 사이의 기생 커패시턴스를 없애고, 배선용량을 효과적으로 낮출수 있다.

    반도체장치를 제조하는 과정에서의 평탄화벙법
    85.
    发明公开
    반도체장치를 제조하는 과정에서의 평탄화벙법 无效
    在制造半导体器件的过程中的平面化

    公开(公告)号:KR1019980040636A

    公开(公告)日:1998-08-17

    申请号:KR1019960059860

    申请日:1996-11-29

    Inventor: 박희숙 최지현

    Abstract: 본 발명은 반도체장치의 평탄화 방법에 관해 개시한다.
    본 발명의 실시예에서는 기판상에 형성된 적층물 상에 형성하는 절연물질의 두께를 적층물의 폭에 무관하게 균일하게 형성할 수 있다. 따라서 상기 적층물에 동일한 깊이의 비어홀을 형성할 수 있을 뿐만 아니라 상기 적층물의 계면에 완전한 비어홀을 형성할 수도 있으므로 각 비어 홀을 채우는 도전성 물질층사이의 저항값이 거의 차이가 나지 않게 할 수 있고 따라서 장치가 동작할 때 에라가 발생되는 것을 최소화할 수 있다.

    커패시터 및 이를 포함하는 반도체 소자
    87.
    发明公开
    커패시터 및 이를 포함하는 반도체 소자 审中-实审
    电容器和包括该电容器的半导体器件

    公开(公告)号:KR1020170030708A

    公开(公告)日:2017-03-20

    申请号:KR1020150127786

    申请日:2015-09-09

    CPC classification number: H01L28/75

    Abstract: 본발명은커패시터및 이를포함하는반도체소자에관련된것으로, 더욱상세하게는하부전극; 상기하부전극상에배치된유전막; 및상기유전막상에배치된상부전극을포함한다. 상기상부전극은상기유전막상의제1 전극및 상기제1 전극상의제2 전극을포함하며, 상기제1 전극은금속산화질화물(MON)을포함하고, 상기제1 전극의금속(M)과산소(O)의원자비(y/x)는 0.5 내지 2이다.

    Abstract translation: 电容器和包括该电容器的半导体器件技术领域本发明涉及电容器和包括该电容器的半导体器件,并且更具体地, 介电层设置在下电极上; 以及设置在介电膜上的上电极。 其中,上电极包括介电膜上的第一电极和第一电极上的第二电极,第一电极包括金属氧氮化物(MON),并且第一电极的金属(M)和氧 (O)

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