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公开(公告)号：KR1020060134473A
公开(公告)日：2006-12-28
申请号：KR1020050054167
申请日：2005-06-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L23/53238 , H01L21/76807 , H01L21/76846 , H01L21/76847 , H01L21/76864 , H01L21/76871 , H01L21/76877 , H01L21/76883 , H01L23/53233 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: A selective copper alloy interconnection of a semiconductor device and a method for forming the same are provided to enhance reliability of a wide interconnection and prevent resistance from increasing in a narrow interconnection by providing a first interconnection with low resistance. A selective copper alloy interconnection includes a substrate(51), a dielectric(63) formed on the substrate, a first interconnection formed in the dielectric, and a second interconnection(87) formed in the dielectric and having a larger width than the first interconnection. The first interconnection has a first pure copper pattern, and the second interconnection has a copper alloy pattern. The copper alloy pattern is an alloy layer formed of copper and an additive material.
Abstract translation: 提供半导体器件的选择性铜合金互连及其形成方法，以通过提供具有低电阻的第一互连来提高宽互连的可靠性并防止在窄互连中的电阻增加。 选择性铜合金布线包括基板（51），形成在基板上的电介质（63），形成在电介质中的第一互连件和形成在电介质中并具有比第一互连件宽的宽度的第二互连（87） 。 第一互连具有第一纯铜图案，第二互连具有铜合金图案。 铜合金图案是由铜和添加剂材料形成的合金层。
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公开(公告)号：KR100632473B1
公开(公告)日：2006-10-09
申请号：KR1020040061163
申请日：2004-08-03
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76808 , H01L21/02134 , H01L21/3124 , H01L21/76826
Abstract: 염기성 물질 확산 장벽막을 사용하는 미세 전자 소자의 듀얼 다마신 배선제조 방법이 제공된다. 듀얼 다마신 제조 방법은 비아를 (RSiO
3/2 )x(HSiO
3/2 )y 로 표시되고, x+y=1 이고 0Abstract translation: 提供了一种使用基本材料扩散阻挡膜来制造微电子器件的双镶嵌布线的方法。 双镶嵌制造方法使用过孔（RSiO）
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公开(公告)号：KR1020060082775A
公开(公告)日：2006-07-19
申请号：KR1020050034650
申请日：2005-04-26
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76846 , H01L21/76849 , H01L21/76858 , H01L21/76871 , H01L21/76877 , H01L23/53238 , H01L2924/0002 , H01L2924/00
Abstract: 반도체 소자의 배선 형성 방법이 제공된다. 반도체 소자의 배선 형성 방법은 반도체 기판 상에 배선 형성 영역을 구비하는 절연막 패턴을 형성하는 단계, 절연막 패턴 상에 확산 방지층을 형성하는 단계, 확산 방지층 상에 제1 점착층을 형성하는 단계, 제1 점착층 상에 씨드층을 형성하는 단계, 배선 형성 영역을 채우도록 도전층을 형성하는 단계, 제1 어닐링을 실시하여 도전층의 결정립을 성장시키는 단계, 절연막 패턴의 상면이 노출되도록 도전층을 평탄화하는 단계, 제1 어닐링보다 고온에서 제2 어닐링을 실시하여, 제1 점착층과 도전층이 반응하여 형성된 인터페이스층을 형성하는 단계를 포함한다.
구리 배선, 점착층, 확산 방지층, 비저항-
公开(公告)号：KR100576367B1
公开(公告)日：2006-05-03
申请号：KR1020040009120
申请日：2004-02-11
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/02063 , H01L21/31111 , H01L21/31144 , H01L21/76808 , H01L21/76835
Abstract: 반도체 소자의 배선방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상의 전면에 상기 비아홀을 채우는 비아 충전재를 형성하되, 상기 비아 충전재는 탄소를 함유한 유기물로 형성한다. 다음으로, 상기 비아 충전재의 상부에 적어도 상기 비아홀과 중첩하는 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 비아충전재의 상부 및 상기 층간절연막의 상부를 이방성식각하여 상기 비아홀과 연결되는 트렌치를 형성함과 동시에 상기 비아홀의 내부 및 상기 층간절연막의 상부에 잔존하는 비아충전재 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거하는 과정에서 상기 비아충전재 패턴에 형성된 탄소공핍영역을 제거한다. 상기 탄소공핍영역을 제외한 부분의 상기 비아충전재 패턴을 제거한다. 상기 비아홀 및 상기 트렌치를 채우는 도전막 패턴을 형성한다.
듀얼 다마신, 비아 퍼스트, 애슁, 비아 충전재-
公开(公告)号：KR1020060003244A
公开(公告)日：2006-01-10
申请号：KR1020040052056
申请日：2004-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76808
Abstract: 이중 다마신 공정을 사용하여 비아콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막, 층간절연막 및 제 1 희생막을 차례로 형성한다. 이어, 상기 제 1 희생막 및 층간절연막을 차례로 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 상기 예비비아홀을 갖는 반도체기판 상에 상기 예비비아홀을 매립하는 제 2 희생막을 형성한다. 상기 제 2 희생막, 상기 제 1 희생막 및 상기 층간절연막을 차례로 패터닝하여 상기 예비비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 상기 트렌치 영역 형성 후 잔류하는 상기 제 1 및 제 2 희생막을 습식식각에 의해 동시에 제거하여 상기 예비비아홀 저면의 식각저지막을 노출시킨다. 상기 노출된 식각저지막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
이중 다마신(dual damascene), 희생막, 비아홀(via hole), 얇은 캐핑산화막-
Patent Agency Ranking
公开(公告)号：KR1020050116479A
公开(公告)日：2005-12-13
申请号：KR1020040041506
申请日：2004-06-07
Applicant: 삼성전자주식회사
IPC: H01L21/28
CPC classification number: H01L21/76807 , H01L21/31116 , H01L21/76804 , H01L21/76831
Abstract: 이중 다마신(dual damascene) 공정을 사용하여 비아콘택 구조체를 형성하는 방법이 개시된다. 이 방법은 반도체기판 상에 하부배선을 형성하는 것을 구비한다. 상기 하부배선을 갖는 반도체기판 상에 식각저지막 및 층간절연막을 차례로 형성한다. 상기 층간절연막을 패터닝하여 상기 하부배선 상부의 상기 식각저지막을 노출시키는 예비비아홀을 형성한다. 이어, 상기 예비비아홀에 노출된 상기 식각저지막을 건식식각하여 상기 하부배선을 노출시키는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상에 콘포말한 보호막을 형성한다. 상기 비아홀을 매립하는 희생막을 형성한다. 그 후, 상기 희생막, 상기 보호막 및 상기 층간절연막을 패터닝하여 상기 비아홀의 상부를 가로지르며, 상기 층간절연막 내에 위치하는 트렌치 영역을 형성한다. 이어, 상기 트렌치 영역 형성 후 잔류하는 상기 희생막을 제거하여 상기 보호막을 노출시킨다. 상기 노출된 보호막을 식각하여 상기 하부배선을 노출시키는 최종비아홀을 형성한다.
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公开(公告)号：KR1020050080938A
公开(公告)日：2005-08-18
申请号：KR1020040009120
申请日：2004-02-11
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/02063 , H01L21/31111 , H01L21/31144 , H01L21/76808 , H01L21/76835
Abstract: 반도체 소자의 배선방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 관통하는 비아홀을 형성한다. 상기 비아홀을 갖는 반도체기판 상의 전면에 상기 비아홀을 채우는 비아 충전재를 형성하되, 상기 비아 충전재는 탄소를 함유한 유기물로 형성한다. 다음으로, 상기 비아 충전재의 상부에 적어도 상기 비아홀과 중첩하는 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 비아충전재의 상부 및 상기 층간절연막의 상부를 이방성식각하여 상기 비아홀과 연결되는 트렌치를 형성함과 동시에 상기 비아홀의 내부 및 상기 층간절연막의 상부에 잔존하는 비아충전재 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴을 제거하는 과정에서 상기 비아충전재 패턴에 형성된 탄소공핍영역 및 상기 탄소공핍영역을 제외한 부분의 상기 비아충전재 패턴을 각각 제거한다. 상기 비아홀 및 상기 트렌치를 채우는 도전막 패턴을 형성한다.
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公开(公告)号：KR1020050049003A
公开(公告)日：2005-05-25
申请号：KR1020030082766
申请日：2003-11-20
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 이중 개구부를 구비하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판을 덮는 층간절연막 내에 개구부를 형성하는 것을 포함한다. 상기 층간절연막 상에 무기물막을 형성하여 상기 개구부를 채운다. 상기 무기물막 상에 유기물막 및 마스크막을 차례로 형성한다. 상기 마스크막 상에, 상기 개구부와 중첩되며 상기 개구부 보다 큰 확장 개구부를 갖는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 상기 마스크막을 패터닝하여 제1 마스크 패턴을 형성한다. 상기 포토레지스트 패턴을 제거하면서 상기 제1 마스크 패턴 사이에 노출된 상기 유기물막을 제거하여, 상기 제1 마스크 패턴 하부의 상기 유기물막으로 이루어지는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴 형성 후 노출된 상기 층간절연막 및 상기 무기물막을 패터닝하여 상기 개구부의 상부영역을 확장시키면서 상기 제1 마스크 패턴을 제거하고, 상기 개구부의 내부 및 상기 제2 마스크 패턴 하부에 잔류하는 상기 무기물막으로 이루어지는 보호패턴들을 얻는다. 상기 제2 마스크 패턴 및 상기 보호패턴들을 제거한다.
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公开(公告)号：KR1020050046428A
公开(公告)日：2005-05-18
申请号：KR1020030080689
申请日：2003-11-14
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 듀얼 다마신 공정을 이용한 반도체 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 형성된 몰드층을 관통하는 콘택홀의 일부를 채우는 제1 희생막을 형성하고, 콘택홀의 나머지 부분을 채우는 제2 희생막을 형성한다. 제1 희생막은 그루브의 형성을 위한 이방성 식각에 대한 식각율이 몰드층에 비하여 느린 물질로 형성된다. 이로써, 그루브의 형성을 위한 이방성 식각으로 부터 콘택홀의 바닥면인 식각정지층을 보호하고, 콘택홀의 측벽이 경사지는 현상을 최소화할 수 있다.
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公开(公告)号：KR100416596B1
公开(公告)日：2004-02-05
申请号：KR1020010025573
申请日：2001-05-10
Applicant: 삼성전자주식회사
IPC: H01L21/768
CPC classification number: H01L21/76808 , H01L21/31111 , H01L21/31116 , H01L21/31144
Abstract: A method of forming an interconnection line in a semiconductor device is provided. A first etching stopper is formed on a lower conductive layer which is formed on a semiconductor substrate. A first interlayer insulating layer is formed on the first etching stopper. A second etching stopper is formed on the first interlayer insulating layer. A second interlayer insulating layer is formed on the second etching stopper. The second interlayer insulating layer, the second etching stopper, and the first interlayer insulating layer are sequentially etched using the first etching stopper as an etching stopping point to form a via hole aligned with the lower conductive layer. A protective layer is formed to protect a portion of the first etching stopper exposed at the bottom of the via hole. A portion of the second interlayer insulating layer adjacent to the via hole is etched using the second etching stopper as an etching stopping point to form a trench connected to the via hole. The protective layer is removed. The portion of the first etching stopper positioned at the bottom of the via hole is removed. An upper conductive layer that fills the via hole and the trench and is electrically connected to the lower conductive layer is formed.
Abstract translation: 提供了一种在半导体器件中形成互连线的方法。 第一蚀刻停止层形成在形成于半导体衬底上的下导电层上。 在第一蚀刻阻挡层上形成第一层间绝缘层。 在第一层间绝缘层上形成第二蚀刻阻挡层。 在第二蚀刻阻挡层上形成第二层间绝缘层。 使用第一蚀刻停止层作为蚀刻停止点依次蚀刻第二层间绝缘层，第二蚀刻停止层和第一层间绝缘层，以形成与下部导电层对齐的过孔。 形成保护层以保护暴露在通孔底部的第一蚀刻阻挡层的一部分。 使用第二蚀刻停止层蚀刻与通孔相邻的第二层间绝缘层的一部分作为蚀刻停止点以形成连接到通孔的沟槽。 保护层被移除。 位于通孔底部的第一蚀刻停止层部分被去除。 形成填充通孔和沟槽并电连接到下导电层的上导电层。
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