公开(公告)号：KR1020020058606A

公开(公告)日：2002-07-12

申请号：KR1020000086719

申请日：2000-12-30

Applicant: 한국전자통신연구원

Inventor： 박경현 ,  김종회 ,  백용순 ,  박문호 ,  김성복 ,  오광룡

IPC: G02B6/02

CPC classification number: G02B6/1228 ,  G02B6/12004 ,  G02B2006/12176 ,  H01S5/1014 ,  H01S5/1032 ,  H01S5/2081

Abstract: PURPOSE: A method for manufacturing a side-tapered waveguide by using a strain distributed pad is provided to save manufacturing costs and to increase the period of an assembly of the optical device. CONSTITUTION: A method for manufacturing a side-tapered waveguide by using a strain distributed pad includes steps of forming a waveguide layer(102) on a semi-finished substrate(101), forming a mask pattern(103a,103b) on the waveguide layer(102), etching the waveguide layer(102) by using the mask pattern(103a,103b) and a portion of the waveguide layer(102) corresponding to the strain distributed pad. In this method, the mask pattern(103a,103b) forming step is performed by a photolithography process using a contact lithography device. In this step, the mask has a side-tapered pattern gradually becoming thinner at both ends and connecting strain distributed pads to each of the ends.

Abstract translation: 目的：提供一种通过使用应变分布焊盘制造侧锥形波导的方法，以节省制造成本并增加光学装置的组装周期。 构成：通过使用应变分布焊盘制造侧锥形波导的方法包括以下步骤：在半成品基板（101）上形成波导层（102），在波导层上形成掩模图案（103a，103b） （102），通过使用掩模图案（103a，103b）和对应于应变分布焊盘的波导层（102）的一部分来蚀刻波导层（102）。 在该方法中，通过使用接触式光刻装置的光刻工艺进行掩模图案（103a，103b）形成步骤。 在该步骤中，掩模具有在两端逐渐变薄的侧锥形图案，并且将应变分布垫连接到每个端部。

公开(公告)号：KR1020000037777A

公开(公告)日：2000-07-05

申请号：KR1019980052526

申请日：1998-12-02

Applicant: 한국전자통신연구원

Inventor： 김성복 ,  노정래 ,  박경완

IPC: H01L21/00

Abstract: PURPOSE: A method for manufacturing a quantum wire is provided to obtain a quantum wire which has a better physical characteristics than a quantum well device. CONSTITUTION: A photosensitive layer is coated on an N-type semiconductor material, and then the photosensitive layer is patterned. The N-type semiconductor material is etched to form a V-shaped substrate. Then, the photosensitive pattern is removed. The V-shaped substrate is loaded on depositing equipment. A well layer that has a thickness, which is equal to the width of the upper surface of the V-shaped recess, is formed. A P-type semiconductor layer is formed on the above-mentioned structure.

Abstract translation: 目的：提供量子线的制造方法，以获得具有比量子阱器件更好的物理特性的量子线。 构成：将感光层涂覆在N型半导体材料上，然后对感光层进行图案化。 蚀刻N型半导体材料以形成V形基板。 然后，去除感光图案。 V形基板装载在沉积设备上。 形成具有与V形凹部的上表面的宽度相等的厚度的阱层。 在上述结构中形成P型半导体层。

公开(公告)号：KR100243383B1

公开(公告)日：2000-02-01

申请号：KR1019960061305

申请日：1996-12-03

Applicant: 한국전자통신연구원

Inventor： 노정래 ,  김성복 ,  이일항

IPC: H01L29/20

Abstract: 본 발명은 불활성기체의 저에너지 이온 빔을 이용하여 GaAs등의 화합물 반도체 및 Si 등의 반도체 박막을 낮은 성장온도에서 기판의 국부적인 영역에만 선택적으로 성장하는 방법에 관한 것으로서, 종래기술에서 고온 공정이 수반되는 불순물의 확산, 계면에서의 물질확산, 비균형 열 팽창에 따르는 결함이 발생했던 문제점을 해결하기 위해, 본 발명은 기판 위에 소정 패턴의 유전체 마스크를 형성한 후, 그 결과물 전면에 불활성 기체의 저에너지 이온을 원료물질과 동시에 공급하여 상기 유전체 마스크가 형성되지 않은 부분에 반도체 박막을 형성하는 공정을 수행함으로써, 공정을 단순화할 수 있고, 공정을 일괄적으로 수행함으로써 특성이 우수한 소자를 제작할 수 있는 것이다.

公开(公告)号：KR100238452B1

公开(公告)日：2000-01-15

申请号：KR1019970037363

申请日：1997-08-05

Applicant: 한국전자통신연구원

Inventor： 노정래 ,  김성복 ,  이일항

IPC: H01L21/30

CPC classification number: B82Y10/00 ,  H01L21/02395 ,  H01L21/02463 ,  H01L21/02546 ,  H01L21/02639 ,  H01L21/31116 ,  Y10S438/962

Abstract: 본 발명은 양자세선이나 양자점 등의 초미세 저차원 구조를 이용하는 반도체 소자 제작공정시 균일한 크기의 양자세선과 양자점을 형성하는 초미세 구조 제작 방법에 관한 것으로서, 간단한 장비와 공정을 이용하여 우수한 특성을 가진 양자세선과 양자점을 제작하여 양자세선과 양자점과 같은 초미세 저차원 구조를 이용하는 소자 제작시 경제적 장점이 있는 소자제작공정을 확립하고, 포토리소그래피와 습식식각 등의 간단한 장비와 효율적인 방법으로 공정 시간이 짧고, 공정 수행이 용이하며, 제작된 소자의 특성과 수율이 우수한 양자소자 제작공정을 확보함으로써, 전자 빔 리소그래피 공정과 건식식각 공정 없이 기판의 원하는 부위에 양자세선이나 양자점 같은 초미세 구조를 간단한 방법으로 형성할 수 있으므로 공정을 단순화 할 수 있고, 건� ��식각을 사용함에 따라 공정 수행시 유발되는 결함의 형성을 원칙적으로 제거하여 제작된 소자의 특성을 향상시킬 수가 있으며, 실리콘 산화물 마스크 위에는 박막이 성장되지 않아 상부의 양자우믈 구조가 형성되지 않으므로 이를 제거하기 위한 별도의 공정이 요구되지 않고, 전자 빔 리소그래피 및 건식식각 공정을 이용하지 않으므로 공정시간을 대폭 단축할 수 있을 뿐 아니라 저가의 장비를 사용하기 때문에 소자 제작공정의 경제적 경쟁력을 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR1019990042070A

公开(公告)日：1999-06-15

申请号：KR1019970062773

申请日：1997-11-25

Applicant: 한국전자통신연구원

Inventor： 노정래 ,  이일항 ,  김성복

IPC: H01L21/20

Abstract: 별도의 리소그래피 공정을 이용하지 않으므로써 식각 공정에서 야기되는 결함(defect) 및 격자 불일치 물질의 응력을 이용함에 따른 물질의 구조 결함의 생성을 근본적으로 방지할 수 있는 고품위 GaAs 양자점을 CBE(Chemical Beam Epitaxy) 성장장치를 이용하여 성장하는 방법이 개시된다. 본 발명은 화합물반도체 기판상에 CBE 성장법을 이용하여 Ga의 원료물질을 과잉으로 공급하여 초미세 크기의 액상 Ga 상태인 Ga droplet을 형성하고, As의 원료물질인 AsH
3 (arsine)을 공급하여 상기 Ga droplet과 사전에 열 분해되어 공급된 상기 AsH
3 과의 화학반응을 통하여 화합물반도체 기판 상에 초 미세 단결정인 GaAs 양자점을 제작한다. 본 발명은 양자효과를 이용하는 반도체 레이저, 광 검출기, 고속소자 등의 제작에 매우 유용하게 사용할 수 있다.

公开(公告)号：KR1019990015326A

公开(公告)日：1999-03-05

申请号：KR1019970037363

申请日：1997-08-05

Applicant: 한국전자통신연구원

Inventor： 노정래 ,  김성복 ,  이일항

IPC: H01L21/30

Abstract: 본 발명은 양자세선이나 양자점 등의 초미세 저차원 구조를 이용하는 반도체 소자 제작공정시 균일한 크기의 양자세선과 양자점을 형성하는 초미세 구조 제작 방법에 관한 것으로서, 간단한 장비와 공정을 이용하여 우수한 특성을 가진 양자세선과 양자점을 제작하여 양자세선과 양자점과 같은 초미세 저차원 구조를 이용하는 소자 제작시 경제적 장점이 있는 소자제작공정을 확립하고, 포토리소그래피와 습식식각 등의 간단한 장비와 효율적인 방법으로 공정 시간이 짧고, 공정 수행이 용이하며, 제작된 소자의 특성과 수율이 우수한 양자소자 제작공정을 확보함으로써, 전자 빔 리소그래피 공정과 건식식각 공정 없이 기판의 원하는 부위에 양자세선이나 양자점 같은 초미세 구조를 간단한 방법으로 형성할 수 있으므로 공정을 단순화 할 수 있고, 건� ��식각을 사용함에 따라 공정 수행시 유발되는 결함의 형성을 원칙적으로 제거하여 제작된 소자의 특성을 향상시킬 수가 있으며, 실리콘 산화물 마스크 위에는 박막이 성장되지 않아 상부의 양자우믈 구조가 형성되지 않으므로 이를 제거하기 위한 별도의 공정이 요구되지 않고, 전자 빔 리소그래피 및 건식식각 공정을 이용하지 않으므로 공정시간을 대폭 단축할 수 있을 뿐 아니라 저가의 장비를 사용하기 때문에 소자 제작공정의 경제적 경쟁력을 향상시킬 수 있는 효과가 있다.

公开(公告)号：KR100155535B1

公开(公告)日：1998-12-01

申请号：KR1019950028613

申请日：1995-09-01

Applicant: 한국전자통신연구원

Inventor： 김성복 ,  박성주 ,  노정래 ,  이일항

IPC: H01L21/20

Abstract: 본 발명은 화합물 반도체의 결정 성장방법에 관한 것으로서, (100)면의 GaAs반도체기판에 습식 식각에 의해 경사면이 (100)면과 55˚이 경사각을 이루는 (111)면을 갖는 V자 홈(15)을 형성하고, 재차, 상기반도체기판을 염산용액과 H
2 SO
4 : H
2 O
2 : H
2 O =20:1:1용액에 의해 경사면을 55˚보다 낮은 경사각, 예를들면, 48~53˚의 경사각을 갖는 비(非)-(111)면이 되도록 식각한후 빈도체기판의 상부에너지의 대역폭이 큰 장벽층과 작은 활성층으로 이루어진 쌍이 다수 개로 이루어지는 양자구조를 형성하도록 결정 성장한다.
이때, 장벽층과 활성층은 에너지가 낮은 가장 안정한 면을 이루면서 성장하므로 V자 홈 비-(111)면을 이루는 경사면에서 장벽층과 활성층은 (111)면을 이루는 방향으로 성장되고, 경사면을 이루는 비-(111)면과 성장면인 (111)면의 경계에서 장벽층과 활성층이 성장되지 않거나 성장 속도가 늦어 상기활성층은 V자 홈의 바닥에 형성되는 것과 경사면에 형성되는 것이 서로 분리된다. 따라서, V자 홈의 바닥에 형성되는 할성층의 폭을 한정하여 양자 세선 또는 양자점의 구조를 용이하게 이룰 수 있다.

公开(公告)号：KR1019970054579A

公开(公告)日：1997-07-31

申请号：KR1019950054540

申请日：1995-12-22

Applicant: 한국전자통신연구원

Inventor： 김성복 ,  노정래 ,  이일항

IPC: H01L33/00

Abstract: 본 발명은 레이저 다이오드의 제조방법에 관한 것으로서, 제1도전형의 불순물이 고농도로 도핑된 화합물 반도체 기판 상의 소정 부분에 높은 인덱스 면을 갖는 V홈을 소정 방향으로 길게 형성하는 공정과, 상기 반도체 기판 상에 제2도전형의 제1클래드층, 불순물이 도핑되지 않은 제1스페이서층, 불순물이 도핑되지 않은 제1경사인덱스층, 불순물이 도핑되지 않은 활성층, 불순물이 도핑되지 않은 제2경사인덱스층, 불순물이 도핑되지 않은제2스페이서층, 제2도전형의 제2클래드층 및 제2도전형의 불순물이 고농도로 도핑된 캡층을 순차적으로 형서하되 InGaAs로 이루어진 상기 제1 및 제2경사 인덱스층들의 성장 온도를 변화시켜 In의 조성비가 포물형으로 변화되도록 형성하는 공정과, 상기 캡층 상부의 V홈과 대응하는 부분에 제2도전형의 오믹 전극과 상 반도체 기판의 하부 표면에 제1도전형의오믹 전극을 형성하는 공정을 구비한다. 따라서, 전하 운반자가 확산되는 것을 방지할 수 있으므로 누설 전류의 감소와 이로 인한 문턱 전류 값을 낮출 수 있으며, 또한, InGaAs의 제1 및 제2경사인덱스층들을 성장 온도를 변화시켜 In의 농도가 변화되도록 결정 성장시키므로 공정이 간단하면서 양자 효율을 증가시킬 수 있다.

公开(公告)号：KR1019970017974A

公开(公告)日：1997-04-30

申请号：KR1019950028613

申请日：1995-09-01

Applicant: 한국전자통신연구원

Inventor： 김성복 ,  박성주 ,  노정래 ,  이일항

IPC: H01L21/20

Abstract: 본 발명은 화합물 반도체의 결정 성장방법에 관한 것으로서, (100)면의 GaAs 반도체기판에 습식 식각에 의해 경사면이 (100)면과 55。의 경사각을 이루는 (111)면을 갖는 V자 홈(15)을 형성하고, 재차, 상기 반도체기판을 염산용액과 H
2 SO
4 ;H
2 O
2 =20 : 1 : 1용액에 의해 경사면을 55。보다 낮은 경사각, 예를 들면, 48∼53。의 경사각을 갖는 비(非)-(111)면이 되도록 식각한 후 반도체기판의 상부에 에너지 대역 폭이 큰 장벽층과 작은 활성층으로 이루어진 쌍이 다수 개로 이루어지는 양자 구조를 형성하도록 결정 성장한다.
이때, 장벽층과 활성층은 에너지가 낮은 가장 안정한 면을 이루면서 상장하므로 V자 홈 비-(111)면을 이루는 경사면에서 장벽층과 활성층은 (111)면을 이루는 방향으로 성장되고, 경사면을 이루는 비-(111)면과 성장면인 (111)면의 경계에서 장벽층과 활성층이 성장되지 않거나 성장 속도가 늦어 상기 활성층은 V자 홈의 바닥에 형성되는 것과 경사면에 형성되는 것이 서로 분리된다.
따라서, V자 홈의 바닥에 형성되는 활성층의 폭을 한정하여 양자 세선 또는 양자점의 구조를 용이하게 이를 수 있다.

公开(公告)号：KR101705726B1

公开(公告)日：2017-02-13

申请号：KR1020120152409

申请日：2012-12-24

Applicant: 한국전자통신연구원

Inventor： 배성범 ,  김성복 ,  문재경 ,  남은수

IPC: H01L21/02 ,  H01L21/32

CPC classification number: H01L21/0254 ,  H01L21/02458 ,  H01L21/02496 ,  H01L21/0262 ,  H01L21/02664 ,  H01L21/32

Abstract: 본발명은반도체기판의제조방법을개시한다. 그의방법은, 기판의가장자리를둘러싸는차단패턴을형성하는단계와, 상기차단패턴을제외한상기기판의전면에이완층을형성하는단계와, 상기이완층 및상기차단패턴상에에피반도체층을형성하는단계를포함한다. 여기서, 상기에피반도체층은상기차단패턴상에서부터성장되지않고, 상기이완층의측벽및 상부에등방적으로성장되는선택적등방성성장방법에의해상기차단패턴을점진적으로덮을수 있다.

Abstract translation: 本发明构思提供了制造半导体衬底的方法。 该方法可以包括形成围绕衬底的边缘的停止图案，在除了停止图案之外的基板的整个顶表面上形成过渡层，以及在过渡层和停止图案上形成外延半导体层。 外延半导体层可能不会从停止图案生长。 也就是说，外延半导体层可以通过选择性各向同性生长方法从过渡层的顶表面和侧壁各向同性地生长，使得外延半导体层可以逐渐覆盖停止图案。