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公开(公告)号：KR1020100060408A
公开(公告)日：2010-06-07
申请号：KR1020080118992
申请日：2008-11-27
Applicant: 한국전자통신연구원
IPC: H04N21/262 , H04N19/42
CPC classification number: H04N19/436 , H04N19/176 , H04N19/513
Abstract: PURPOSE: An apparatus and a method for decoding a video using a multiprocessor are provided to perform video decoding by functional level division scheme and an application of data level division scheme thereby enhancing decoding performance. CONSTITUTION: A scheduler(120) schedules received bit data received through information of pre-parser(110) in a macro block unit. The scheduler respectively assigns scheduled macro blocks which are scheduled in data level and functional level to corresponding processor. A decoder(130) respectively decodes allocated macro blocks at the data level and the functional level. A frame memory(140) stores decoding result.
Abstract translation: 目的：提供一种使用多处理器对视频进行解码的装置和方法，以通过功能级划分方案和应用数据级划分方案执行视频解码，从而提高解码性能。 构成：调度器（120）以宏块单元调度通过预解析器（110）的信息接收的接收到的位数据。 调度器分别将在数据级和功能级调度的调度宏块分配给对应的处理器。 解码器（130）分别在数据级和功能级解码分配的宏块。 帧存储器（140）存储解码结果。
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公开(公告)号：KR100950042B1
公开(公告)日：2010-03-29
申请号：KR1020080089241
申请日：2008-09-10
Applicant: 한국전자통신연구원
IPC: H04N19/436
Abstract: 본 발명은 가변 시간 슬롯을 가지는 파이프라인 기법을 이용한 영상 부호화 장치 및 방법에 관한 것으로서, 특히 파이프라인 구조로 H.264 영상 부호화 과정을 수행함에 있어서 시간 슬롯의 길이를 가변적으로 조절함으로써 영상 부호화의 수행시간을 단축시킬 수 있는 영상 부호화 장치 및 방법에 관한 것이다. 본 발명에 따른 영상 부호화 장치는 입력된 디지털 영상 신호를 구성하는 매크로 블록에 대하여 H.264 표준에 따른 영상 부호화 단계들을 파이프라인 구조로 수행하는 복수의 기능 블록들; 및 상기 복수의 기능 블록들로부터 수신한 종료 신호에 기반하여 상기 파이프라인 구조를 구성하는 시간 슬롯의 길이를 제어하는 제어부로 구성된다. 본 발명은 각각의 기능 블록에서 발생되는 종료 신호를 이용하여 영상 부호화 단계의 수행 시간에 따라 시간 슬롯의 길이를 조절함으로써, 고정된 길이의 시간 슬롯을 사용함으로써 발생하는 수행 시간의 지연 및 불필요한 전력 소비를 방지할 수 있다.
H.264, 파이프라인, 가변 시간 슬롯-
公开(公告)号：KR100921504B1
公开(公告)日：2009-10-13
申请号：KR1020070121634
申请日：2007-11-27
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: 본 발명은 다중 프로세서를 구비하는 시스템 온 칩(SoC) 시스템 내의 프로세서간 통신 장치 및 방법에 관한 것이다.
본 발명에 따른 다중 프로세서를 구비한 시스템 온 칩 시스템 내의 프로세서간 통신 장치는, 데이터를 전송하고자 하는 출발지 프로세서에 할당되어 상기 출발지 프로세서로부터 전달되는 제어 정보를 저장하는 출발지 제어부와, 상기 데이터가 전송될 목적지 프로세서에 할당되어 상기 목적지 프로세서로부터 전달되는 제어 정보를 저장하는 목적지 제어부와, 상기 출발지 제어부 및 상기 목적지 제어부에 저장된 상기 제어 정보에 근거하여 상기 출발지 프로세서의 메모리로부터 상기 목적지 프로세서의 메모리로 상기 데이터를 전송하는 데이터 전송부와, 데이터 전송 준비가 완료됨을 상기 목적지 프로세서에 알려주고 데이터 전송이 완료됨을 상기 출발지 프로세서 및 상기 목적지 프로세서에게 알려주기 위한 인터럽트를 생성하는 인터럽트 생성부를 포함한다.
다중 프로세서를 구비한 시스템 온 칩(Multiple System on Chip: MPSoC), DMC(Direct Memory Access, IPC(Inter Processor Communication)-
公开(公告)号：KR100914919B1
公开(公告)日：2009-08-31
申请号：KR1020070126488
申请日：2007-12-07
Applicant: 한국전자통신연구원
Abstract: 본 발명은 H.264/AVC 표준형 영상 부호화기(Encoder)에 사용되는 영상을 입력하기 위한 비디오 입력 장치에 관한 것이다.
본 발명에 따른 비디오 입력 장치는 자연 영상 입력을 위한 카메라 모드와 소정 파일 형태의 영상 데이터 입력을 위한 파일 모드를 동시에 지원함으로써, 디지털 비디오 저장기(DVR) 및 실시간 이동 단말기 애플리케이션 등에서는 실시간 자연 영상 입력을 위한 카메라 모드를 지원하고, 영상 컨텐츠의 부호화를 필요로 하는 멀티미디어 방송 애플리케이션 등에서는 소정 파일 형태의 영상 입력을 가능하게 한다.
특히, 본 발명에 따른 비디오 입력 장치는 상기 파일 모드 지원에 의해 추가적인 테스트용 인터페이스 장치 없이도 영상 데이터 부호화기 IP 개발(RTL 시뮬레이션 또는 FPGA 레벨 기능 검증) 단계에서 필요한 소정 형태의 영상 입력을 가능하게 하므로, 부가 장치를 필요로 하지 않으며, 또한 검증 시간도 단축시킬 수 있다.-
公开(公告)号：KR1020090065184A
公开(公告)日：2009-06-22
申请号：KR1020070132651
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N19/57
CPC classification number: H04N19/57 , H04N19/159 , H04N19/176
Abstract: A block size partition method at inter prediction and an apparatus thereof are provided to simply determine partition when size of a block is partitioned at inter prediction. One standard reference frame is selected(501). It is searched whether to partition an upper macro block of the current frame according to the selected standard reference frame. A fractional size of the upper macro block of the current frame is determined(505). The upper macro block of the current frame is compared with another particular reference frame except the standard reference frame to search whether to partition the upper macro block(507). If the fractional size of the upper macro block determined by comparing with the standard reference frame is different from a fractional size of the upper macro block determined by comparing with the particular reference frame, block size searching of the upper macro block of the current frame is interrupted.
Abstract translation: 提供了帧间预测中的块大小分割方法及其装置，用于简单地确定当块的大小在帧间预测时被划分时的分区。 选择一个标准参考系（501）。 根据所选择的标准参考帧搜索当前帧的上部宏块是否分区。 确定当前帧的上部宏块的分数大小（505）。 将当前帧的上部宏块与除了标准参考帧之外的另一特定参考帧进行比较，以搜索是否对上部宏块进行分区（507）。 如果通过与标准参考帧比较确定的上部宏块的分数大小与通过与特定参考帧进行比较确定的上部宏块的分数大小不同，则当前帧的上部宏块的块大小搜索为 中断。
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Patent Agency Ranking
公开(公告)号：KR100798302B1
公开(公告)日：2008-01-28
申请号：KR1020060090365
申请日：2006-09-19
Applicant: 한국전자통신연구원
Abstract: 본 발명은 하나 이상의 프로세서와 상기 프로세서에 의해서 제어되는 다양한 하드웨어 모듈을 포함하는 시스템 온칩의 통신 구조에 관한 것으로,
본 발명의 시스템 온칩은 상기 시스템 온칩에 포함된 하드웨어 모듈들의 동작을 제어하는 하나 이상의 프로세서와, 상기 하드웨어 모듈들 중 상기 프로세서의 제어를 받아서 동작하는 하나 이상의 슬레이브 모듈과, 상기 하드웨어 모듈들 중 상기 슬레이브 모듈을 제어하되, 상기 프로세서의 제어를 받지 않고 동작하는 하나 이상의 마스터 모듈과, 상기 프로세서와 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 버스와, 상기 마스터 모듈과 상기 슬레이브 모듈 사이의 데이터 통신 경로가 되는 온칩 네트워크를 포함한다.
본 발명에 따른 시스템 온칩은 두 가지의 데이터 통신 경로를 복합적으로 갖도록 하여, 데이터 전송의 특성에 따라서 서로 다른 통신 경로를 사용하도록 함으로써 우수한 성능의 시스템 온칩을 설계할 수 있도록 하는 효과가 있다.
시스템 온칩, 프로세서, 온칩 버스, 온칩 네트워크-
公开(公告)号：KR100714073B1
公开(公告)日：2007-05-02
申请号：KR1020060040094
申请日：2006-05-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 SoC 설계에 있어서 온칩 네트워크를 구성하는 모듈들간의 통신량 및 통신 스케줄을 분석하여 각 통신 요구들 간의 경합이 없는 최적의 온칩 네트워크를 자동으로 생성하는 방법에 관한 것으로,
본 발명은 온칩 네트워크의 설계 사양을 코딩한 레퍼런스 코드를 수행하여 상기 온칩에 포함된 모듈 상호 간의 통신량 및 통신 요구 방향을 나타내는 트래픽 그래프로 출력하는 단계와, 상기 레퍼런스 코드 내에 있는 각 오퍼레이션을 상기 모듈 단위로 스케줄링하는 단계와, 상기 스케줄링 결과로부터 상기 각 모듈사이의 통신 경로간의 충돌 여부를 판단하여 충돌경로 리스트를 추출하는 단계와, 상기 트래픽 그래프와 상기 충돌 경로 리스트로부터 상기 통신 경로간에 충돌이 없고, 상기 통신량이 많은 모듈들을 인접 배치한 이진 트리를 생성하는 단계와, 상기 생성된 이진 트리의 중간 노드들을 병합하여 상기 이진 트리를 최적화하는 단계와, 상기 최적화된 이진 트리를 기반으로 온칩 네트워크를 생성하는 단계를 포함한다.
본 발명을 이용하여 온칩 네트워크를 자동 생성할 경우, 최소의 칩면적으로 최대의 성능을 갖는 각 설계에 특성화된 온칩 네트워크를 구현할 수 있다.
온칩 네트워크, 노드 병합, SoC, 온칩 네트워크 컴파일러Abstract translation: 本发明提供了一种片上系统设计来分析构成片上网络模块之间的通信量和通信调度，以自动生成最佳的片上网络的方法，有相应的通信请求之间没有竞争，
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公开(公告)号：KR100576547B1
公开(公告)日：2006-05-03
申请号：KR1020030093262
申请日：2003-12-18
Applicant: 한국전자통신연구원
IPC: H04N7/24
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 임의 형태의 슬라이스 구조를 갖는 화면을 구성하는 다수의 매크로 블록간의 상호 슬라이스 관계를 나타내기 위한 테이블을 생성하는, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결 방법의 요지
본 발명은, 엠펙-4(MPEG-4) 복호기에 적용되는, 주변 매크로 블록간의 슬라이스 관계를 나타내기 위한 테이블 생성 장치에 있어서, 하나의 화면을 이루는 모든 매크로 블록의 각 슬라이스 번호를 저장하고 있는 슬라이스 번호 테이블 저장수단; 상기 슬라이스 번호 테이블 저장수단의 슬라이스 번호 테이블을 통해 각 매크로 블록의 슬라이스 번호와 해당 매크로 블록의 주변 영역에 위치한 매크로 블록의 슬라이스 번호간의 관계를 비교하여 비교 결과를 출력하기 위한 슬라이스 번호 비교수단; 상기 슬라이스 번호 비교수단에서 출력한 비교 결과를 일정 순서대로 정리하여 출력하기 위한 비교 결과 출력수단; 상기 비교 결과 출력수단에서 비교 결과가 정리된 매크로 블록의 다음 순서의 매크로 블록 번호를 상기 슬라이스 번호 비교수단으로 통보하기 위한 매크로 블록 번호 승산수단; 및 상기 비교 결과 출력수단에서 각 매크로 블록에 대해 정리한 비교 결과를 저장하기 위한 주변 매크로 블록간 슬라이스 관계 테이블 저장수단을 포함함.
4. 발명의 중요한 용도
본 발명은 H.264 복호기 등과 같은 엠펙-4(MPEG-4) 복호기 등에 이용됨.
H.264 복호기, 매크로 블록, 주변 매크로 블록 관계, 슬라이스 번호, 테이블 생성-
公开(公告)号：KR1020050066142A
公开(公告)日：2005-06-30
申请号：KR1020030097388
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H03M7/42
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은, 문맥기반 적응 가변길이 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 문맥기반 적응 가변길이 복호를 위해 특정 압축규격에 정의된 테이블을 일치할 확률이 높도록 지그-재그 순서로 읽어 부호 길이 테이블, 부호 코드 테이블 및 인덱스 테이블을 새로 구성하고, 이를 이용하여 하나의 블록에 대해서 특정 계수의 개수와 연속된 특정 비트의 개수를 디코딩하는, 문맥기반 적응 가변길이 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 문맥기반 적응 가변길이 복호화 장치에 있어서, 특정 압축규격에 정의된 부호 길이 테이블을 지그-재그 순서로 읽어 다수개의 부호 길이를 하나의 메모리 주소에 저장하고 있는 부호 길이 테이블 저장수단; 상기 특정 압축규격에 정의된 부호 코드 테이블을 지그-재그 순서로 읽어 다수개의 부호 코드 데이터를 하나의 메모리 주소에 저장하고 있는 부호 코드 테이블 저장수단; 상기 문맥기반 적응 가변길이 복호를 위한 특정 계수의 개수 및 연속한 특정 비트의 개수로 구성되는 다수의 인덱스 데이터를 하나의 메모리 주소에 저장하고 있는 인덱스 테이블 저장수단; 상기 부호 길이 테이블 저장수단, 상기 부호 코드 테이블 저장수단 및 상기 인덱스 테이블 저장수단을 액세스하기 위하여 어드레스를 생성하기 위한 어드레스 생성수단; 및 상기 어드레스 생성수단에서 생성한 어드레스를 이용하여 상기 부호 길이 테이블 저장수단으로부터 전달받은 부호 길이로 자른 입력 비트스트림 데이터를 상기 부호 코드 테이블 저장수단으로부터 전달받은 부호 코드 데이터와 비교하여 일치하는 부호 코드 데이터에 대한 특정 계수의 개수 및 연속한 특정 비트의 개수를 상기 인덱스 테이블 저장수단으로부터 출력하도록 하기 위한 비교수단을 포함함.
4. 발명의 중요한 용도
본 발명은 문맥기반 적응 가변길이 복호기 등에 이용됨.-
公开(公告)号：KR1020040048006A
公开(公告)日：2004-06-07
申请号：KR1020020075752
申请日：2002-12-02
Applicant: 한국전자통신연구원
IPC: H04N7/24 , H04N21/236 , G06T7/20
Abstract: PURPOSE: A frame generator and a frame generating method using the frame generator are provided to generate a frame through a simple linear interpolation using preceding and following frames updated to have the same size. CONSTITUTION: Arbitrary shape VOPs decoded by an arbitrary shape decoder(101) are stored in a preceding frame buffer(105) and a following frame buffer(104). The VOPs stored in the preceding and following frame buffers are input to an arbitrary shape frame matching unit(102). When the two frames stored in the two frame buffers are different from each other, a matching point of the two frames is found through frame matching using an alpha map, and the matching point, a mode value, a maximum width and maximum length of the two frames are output to an arbitrary shape frame updating unit(103). The frame updating unit updates the VOPs using data of the preceding and following buffers and stores the updated VOPs in a temporary buffer(107).
Abstract translation: 目的：提供帧生成器和使用帧生成器的帧生成方法，以通过简单的线性插值来生成帧，其中前后帧被更新为具有相同的大小。 构成：由任意形状解码器（101）解码的任意形状的VOP被存储在前一帧缓冲器（105）和随后的帧缓冲器（104）中。 存储在前一帧和后续帧缓冲器中的VOP被输入到任意形状的帧匹配单元（102）。 当存储在两个帧缓冲器中的两个帧彼此不同时，通过使用α映射的帧匹配来找到两个帧的匹配点，并且匹配点，模式值，最大宽度和最大长度 两帧被输出到任意形状帧更新单元（103）。 帧更新单元使用先前和后续缓冲器的数据来更新VOP，并将更新的VOP存储在临时缓冲器（107）中。
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