公开(公告)号：KR102106720B1

公开(公告)日：2020-05-06

申请号：KR1020180169733

申请日：2018-12-26

Applicant: 연세대학교 산학협력단 ,  성균관대학교산학협력단 ,  경북대학교 산학협력단 ,  (재)한국나노기술원

Inventor： 고대홍 ,  김형섭 ,  김대현 ,  신찬수 ,  장현철 ,  이인근

IPC: H01L29/66 ,  H01L29/78 ,  H01L21/8234 ,  H01L21/02 ,  H01L21/304

公开(公告)号：KR101556089B1

公开(公告)日：2015-10-01

申请号：KR1020140174003

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규 ,  고대홍 ,  김대현

IPC: H01L21/20 ,  H01L27/12

CPC classification number: H01L27/1203

Abstract: 본발명은 SOI 기판상에고품위의반도체에피층을형성하는방법에관한것으로서, SOI(상부실리콘층/절연물/하부실리콘층) 기판상에반도체에피층을성장하는방법에있어서, SOI(001) 기판상에에피성장이필요한부위의패터닝공정을통한상부실리콘층을제거하는제1단계와, 상기상부실리콘층을제거하고그 상층에보호막을증착하는제2단계와, 에피성장이필요한부위의패터닝공정을통해하부실리콘층의일부영역이노출되는 ART(Aspect Ratio Trapping)패턴을형성하는제3단계와, 상기 ART패턴하부에습식식각을통해하부실리콘층의 (111)면이노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을형성하는제4단계와, 상기절연물하측에상기하부실리콘층의 (111)면의노출이진행됨에따른절연물과하부실리콘층과의계면상에언더컷을형성하는제5단계및 상기 ART패턴영역과 AART패턴영역상측으로반도체층을성장시키는제6단계를포함하여이루어진것을특징으로하는 SOI(001) 기판상에반도체에피층성장방법을기술적요지로한다. 이에의해, SOI 기판상에실리콘(111)면이노출된화살표형태의트랩핑패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 반도체소자를제공할수 있으며, 결함이없는(defect free) 에피층을더욱낮은두께에서얻을수 있어소자의제조가용이한이점이있다.

Abstract translation: 本发明涉及一种在SOI衬底上形成高品质的半导体外延层的方法，更具体地说，涉及在SOI（顶层硅层/绝缘材料/底部硅层）衬底上生长半导体外延层的方法 。 根据本发明实施例的用于在SOI衬底上生长半导体外延层的方法包括去除顶部硅层的第一步骤，沉积保护层的第二步骤，形成纵横比捕获的第三步骤（ ART）图案，形成箭头纵横比捕获（AART）图案的第四步骤，在底部硅层和绝缘材料的界面上形成底切的第五步骤，以及在半导体层上生长半导体层的第六步骤 AART图案区域的上侧和ART图案区域。

公开(公告)号：KR101587430B1

公开(公告)日：2016-01-22

申请号：KR1020140174002

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규 ,  고대홍 ,  김대현

IPC: H01L21/20

Abstract: 본발명은실리콘기판상에고품위의반도체소자를형성하는방법에관한것으로서, 실리콘(001) 기판상에패터닝공정을통해실리콘(001)면이노출되도록절연물에의한 ART(Aspect Ratio Trapping)패턴을형성하는제1단계와, 상기 ART패턴하부에습식식각을통해실리콘(111)면이노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을형성하는제2단계와, 상기절연물하측에실리콘(111)면의노출이진행됨에따른절연물과실리콘계면상에언더컷을형성하는제3단계및 상기 ART패턴영역과 AART패턴영역상측으로반도체층을성장시키는제4단계를포함하여이루어진것을특징으로하는실리콘(001) 기판상에반도체에피층성장방법을기술적요지로한다. 이에의해, 실리콘기판상에실리콘(111)면이노출된화살표형태의트랩핑패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 반도체소자를제공할수 있으며, 결함이없는(defect free) 에피층을더욱낮은두께에서얻을수 있어소자의제조가용이한이점이있다.

Abstract translation: 本发明涉及一种在硅衬底上形成高级半导体器件的方法。 在硅（001）衬底上的半导体外延层生长方法包括：通过绝缘材料形成纵横比捕获（ART）图案的第一步骤，以通过图案化在硅（001）衬底上暴露硅（001）侧 处理; 形成箭头纵横比捕获（AART）图案以通过湿蚀刻暴露在ART图案的下侧上的硅（111）侧的第二步骤; 在绝缘材料的下侧的硅（111）侧的曝光进行时，在绝缘材料和硅之间的界面上形成底切的第三步骤; 以及在ART图案区域和AART图案区域的上侧生长半导体层的第四步骤。 因此，可以通过形成箭头形状的捕获图案来提供无缺陷的半导体器件，其中硅（111）侧暴露在硅衬底上并捕获在硅和半导体层之间的界面中产生的穿透电位，以及 可以容易地制造器件，因为可以获得厚度较薄的无缺陷外延层。

公开(公告)号：KR101450521B1

公开(公告)日：2014-10-16

申请号：KR1020130096406

申请日：2013-08-14

Applicant: (재)한국나노기술원

Inventor： 조영대 ,  고대홍 ,  신찬수 ,  박원규 ,  김대현

IPC: H01L21/3065 ,  H01L21/027

CPC classification number: H01L21/3065 ,  H01L21/0273 ,  H01L21/76

Abstract: The present invention relates to a method for manufacturing a semiconductor device having a silicone trench. The method measures the semiconductor device having the silicone trench using an evaporation device including a vacuum chamber. The technical point of the present invention relates to the method for manufacturing the semiconductor device having the silicone trench, comprising: a first step of preparing a silicone substrate; a second step of evaporating an oxide film on the silicone substrate; a third step of forming a trench on the silicon substrate after patterning the oxide film; a fourth step of forming a trench etching area so that an area (111) of the silicone is shown through a heat transmission process after the formation of the trench; and a fifth step of evaporating a compound semiconductor after the formation of the trench etching area. Therefore, a natural oxide film of the surface of the silicon trench can be eliminated completely by forming a ′V′-shaped or ′U′-shaped trench etching area. A penetration potential (threading dislocation) produced on the silicone and III-V compound semiconductor interface reduces the height which is fixated on the sidewall, and an indefective III-V compound semiconductor of a wide area can be grown. Therefore, a semiconductor device of high quality can be provided.

Abstract translation: 本发明涉及一种具有硅氧烷沟槽的半导体器件的制造方法。 该方法使用包括真空室的蒸发装置测量具有硅氧烷沟槽的半导体器件。 本发明的技术要点涉及制造具有硅氧烷沟槽的半导体器件的方法，包括：制备硅树脂衬底的第一步骤; 在硅树脂基板上蒸发氧化膜的第二步骤; 在图案化氧化膜之后在硅衬底上形成沟槽的第三步骤; 形成沟槽蚀刻区域的第四步骤，使得在形成沟槽之后通过热传递过程示出硅树脂的区域（111）; 以及在形成沟槽蚀刻区域之后蒸发化合物半导体的第五步骤。 因此，通过形成“V”形或“U”形沟槽蚀刻区域，可以完全消除硅沟槽表面的自然氧化膜。 在硅酮和III-V化合物半导体界面上产生的穿透电位（穿透位错）降低了固定在侧壁上的高度，并且可以生长广泛区域的不完全的III-V化合物半导体。 因此，可以提供高质量的半导体器件。