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公开(公告)号：WO2022145615A1
公开(公告)日：2022-07-07
申请号：PCT/KR2021/010231
申请日：2021-08-04
Applicant: (재)한국나노기술원
IPC: H01L31/0352 , H01L31/0328 , H01L31/18 , H01L33/04 , H01L33/00 , H01L31/107
Abstract: 본 발명은 표면 제어 영역에 양자점이 포함된 구조체에 관한 것으로서, 기재 상부에 식각저항성이 서로 다른 복수개의 표면제어층을 형성하는 단계와, 노광 공정에 의해 상기 표면제어층 각각에 상기 식각저항성에 따라 크기가 서로 다른 제어패턴을 형성하되, 상측 제어패턴에 비해 하측 제어패턴은 확장컷(Extension-cut)을 형성하여 상기 기재에 표면 제어 영역을 확보하는 단계와, 상기 제어패턴이 형성된 복수개의 표면제어층을 마스크로 하여 상기 표면 제어 영역에 양자점을 포함하는 구조체를 형성하는 단계와, 상기 표면제어층을 제거하는 단계를 포함하는 것을 특징으로 하는 표면 제어 영역에 양자점이 포함된 구조체를 형성하는 방법 및 이에 의한 양자점이 포함된 구조체가 형성된 표면 제어 기재 및 이를 이용한 광전소자를 기술적 요지로 한다.
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公开(公告)号：WO2018124366A1
公开(公告)日：2018-07-05
申请号：PCT/KR2017/000636
申请日：2017-01-19
Applicant: (재)한국나노기술원
IPC: H01L21/78 , H01L21/762 , H01L21/306
CPC classification number: H01L21/02 , H01L21/20 , H01L21/306 , H01L21/762 , H01L21/78
Abstract: 본 발명은 반도체 기판으로부터 에피층을 분리하기 위한 것으로서, 반도체 기판으로부터 이종 물질의 에피층을 분리하는 방법에 있어서, 상기 반도체 기판 상에 상기 에피층의 갈라짐 배열(crack array)을 결정짓는 패턴을 형성하는 제1단계와, 상기 패턴이 형성된 반도체 기판 상에 에피층을 성장시키는 제2단계와, 상기 패턴에 대응하여 상기 에피층에 갈라짐 배열을 형성시키는 제3단계 및 상기 에피층의 갈라짐 배열에 식각 용액을 침투시켜 상기 갈라짐 배열을 따라 상기 에피층에 상기 식각 용액이 침투할 수 있는 활로를 제공하는 유체채널을 형성하여 상기 반도체 기판으로부터 에피층을 분리하는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 갈라짐 패턴을 이용한 에피층 분리 방법을 기술적 요지로 한다.
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公开(公告)号：KR102150898B1
公开(公告)日：2020-09-03
申请号：KR1020180170150
申请日：2018-12-27
Applicant: (재)한국나노기술원
IPC: H01L21/3213 , H01L21/311 , H01L21/3065 , H01L21/02
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公开(公告)号：KR102060989B1
公开(公告)日：2019-12-31
申请号：KR1020170122622
申请日：2017-09-22
Applicant: (재)한국나노기술원
IPC: H01L31/16 , H01L31/08 , H01L31/0224 , H01L31/072
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公开(公告)号：KR101762907B1
公开(公告)日：2017-07-31
申请号：KR1020160036136
申请日：2016-03-25
Applicant: (재)한국나노기술원
IPC: G01N27/414 , H01L29/778 , H01L29/66
CPC classification number: G01N27/4143 , H01L29/66431 , H01L29/778
Abstract: 제1 기판, 상기제1 기판상에형성된 GaN 계열의버퍼층, 상기버퍼층상에형성된 GaN층, 상기 GaN층상에형성된것으로 AlGaN층, InAlN층및 InAlGaN층으로이루어지는군에서선택되는 1종의층, 상기 AlGaN층, InAlN층및 InAlGaN층으로이루어지는군에서선택되는 1종의층 상에형성된소스전극및 드레인전극, 그리고상기소스전극및 드레인전극사이의일부영역에형성된검지물질층을구비하는고전자이동도트랜지스터구조물을준비하는단계; 상기소스전극, 상기드레인전극및 상기검지물질층상부에일시적으로본딩가능한물질을형성한후 제2 기판을본딩하는단계; 상기버퍼층으로부터상기제1 기판을분리하는단계; 상기제1 기판을분리한후 제3 기판을상기버퍼층에본딩하는단계; 및상기제3 기판을본딩한후 상기고전자이동도트랜지스터구조물에서상기제2 기판을분리하는단계를포함하는, 고전자이동도트랜지스터구조센서의제조방법이제공된다. 본발명에따르면, 고가의기판을재활용함으로써 HEMT 구조의센서제작비용절감이가능하고, 구부러짐이가능한유연한 HEMT 구조의센서제작이가능하다.
Abstract translation: 所述第一基板，其特征在于，其中一个层被从包含第一基板的构成的缓冲层的组中选出的GaN基形成形成缓冲层，AlGaN层上，GaN层上在GaN层，的InAlN层和InAlGaN层，其中，将要形成 AlGaN层，的InAlN层，以及源电极和形成在一种层的从由InAlGaN层和高电子迁移率，其包括形成在所述源电极和所述漏电极之间的部分的检测材料层组成的组中的漏电极也 准备晶体管结构; 在源电极，漏电极和感测材料层上形成临时接合材料，并接合第二基板; 将第一衬底与缓冲层分离; 在分离第一衬底之后将第三衬底键合到缓冲层; 接合第三衬底，然后将第二衬底从高电子迁移率晶体管结构分离。 根据本发明，通过循环昂贵衬底可以是HEMT结构的制造成本传感器，它能够制造柔性的弯曲HEMT结构的传感器是可能的。
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Patent Agency Ranking
公开(公告)号：KR1020160053178A
公开(公告)日：2016-05-13
申请号：KR1020140150213
申请日：2014-10-31
Applicant: (재)한국나노기술원 , 한국과학기술연구원 , 아주대학교산학협력단
IPC: H01L31/107 , H01L31/0304 , H01L31/0352
CPC classification number: H01L31/107 , H01L31/0304 , H01L31/03044 , H01L31/03046 , H01L31/03529
Abstract: 본발명은상기목적을달성하기위한것으로서, 분리된흡수층및 증폭층(separate absorption and multiplication)을갖는애벌랜치포토다이오드에있어서, 상기흡수층은전계가걸린흡수층과도핑된흡수층의조합으로변형형성되고, 상기도핑된흡수층은, 상기전계가걸린흡수층과비흡수층사이에형성되며, 상기전계가걸린흡수층의도핑농도보다상대적으로높은도핑농도를가지는도핑층으로이루어진것을특징으로하는변형된도핑흡수층을이용한애벌랜치포토다이오드를기술적요지로한다. 이에의해, 기존의흡수층에도핑층을추가하여변형된도핑흡수층을형성하여, 주파수특성을유지하면서효율은증가시키는이점이있다.
Abstract translation: 本发明涉及使用调制掺杂吸收层的雪崩光电二极管。 使用调制掺杂吸收层的雪崩光电二极管包括彼此分离的吸收层和倍增层。 吸收层被调制成电场吸收层和掺杂吸收层的组合。 掺杂吸收层形成在电场吸收层和非吸收层之间。 掺杂吸收层包括具有比电场施加的吸收层的掺杂浓度相对低的掺杂浓度的掺杂层。 因此，由于通过在现有的吸收层中添加掺杂层来形成调制的掺杂吸附层，所以可以在保持频率特性的同时提高效率。
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公开(公告)号：KR101523984B1
公开(公告)日：2015-05-29
申请号：KR1020130169406
申请日：2013-12-31
Applicant: (재)한국나노기술원
IPC: H01L29/80 , H01L21/336
CPC classification number: H01L29/80 , H01L29/78 , H01L31/042
Abstract: 본발명의일 측면에의하면, 단결정기판; 상기기판상에 n-Type으로등축성장된도핑층;및상기도핑층위에 p-Type으로등축성장된소자층; 을포함하는것을특징으로하는공핍영역을구비한소자를제공한다. 이상에서살펴본본 발명에의하면, 기판위에소자를성장시키는초기에소자와상반된 Type의도펀트를첨가함으로써공핍영역을만들고소자내의전자또는정공이기판쪽으로이동하는것을막는효과가있다.
Abstract translation: 本发明提供一种具有耗尽区的装置，包括： 单晶基板; 在单晶衬底上以n型等长生长的掺杂层; 以及在掺杂层上用p型等长生长的元素层。 根据上述本发明，通过添加与能够在基板上生长元素的初始元素不一致的掺杂剂来制造耗尽区。 此外，防止元件内的电子或孔移动到基板。
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公开(公告)号：KR1020150047827A
公开(公告)日：2015-05-06
申请号：KR1020130127787
申请日：2013-10-25
Applicant: (재)한국나노기술원
CPC classification number: H04N5/33 , H04N5/232 , H04N5/2351 , H04N7/18
Abstract: 본발명은적외선컬러영상획득시스템및 방법에관한것으로서, 적외선컬러영상획득시스템은둘 이상의적외선파장을피사체에조사하는적외선조사장치; 및상기적외선조사장치에의해조사되고상기피사체에의해반사된상기둘 이상의적외선파장을감지하고, 감지된상기둘 이상의적외선파장을미리결정된기준에따라변환및 조합하여컬러영상으로변환하는컬러영상획득장치를포함하고, 상기컬러영상획득장치는반사된상기둘 이상의적외선파장을감지하는촬상소자를포함하는것을특징으로한다.
Abstract translation: 本发明涉及一种使用红外线获得彩色图像的系统和方法，包括：红外辐射装置，其向被摄体照射两个以上的红外波; 以及彩色图像获取装置，其感测由红外线照射装置照射并被对象反射的红外波，并且根据建立的标准通过转换和组合将感测的红外波转换成彩色图像。 彩色图像获取装置包括感测反射的红外波的成像装置。
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公开(公告)号：KR1020140010535A
公开(公告)日：2014-01-27
申请号：KR1020120076379
申请日：2012-07-13
Applicant: (재)한국나노기술원
CPC classification number: H01L33/22 , H01L33/0079 , H01L2933/0016 , H01L2933/0091
Abstract: The present invention relates to a method for manufacturing a vertical light emitting diode. The method for manufacturing a vertical light emitting diode of the present invention comprises the steps of growing a light emitting structure including an n-type semiconductor layer, an active layer, and a p-type semiconductor layer on a substrate; forming a conductive support layer on the light emitting structure; separating the substrate from the light emitting structure; forming and patterning a mask layer so that the n-type semiconductor layer can be selectively exposed on the n-type semiconductor layer located at the upper part from the conductive support layer; treating the surface so that the etching speed can be relatively lowered when performing wet etching in the selectively exposed n-type semiconductor layer region; removing the mask layer; and forming an additional structure in the selectively exposed n-type semiconductor region by the patterned surface treatment while forming a concavo-convex structure by etching the n-type semiconductor layer in a wet etching manner, thereby improving light extraction efficiency by reducing etching speed when performing the wet etching process so that the additional structure can be formed as well as the concavo-convex structure formed in the conventional wet etching process.
Abstract translation: 本发明涉及垂直发光二极管的制造方法。 本发明的垂直发光二极管的制造方法包括在衬底上生长包括n型半导体层，有源层和p型半导体层的发光结构的步骤; 在所述发光结构上形成导电支撑层; 将衬底与发光结构分离; 形成和图案化掩模层，使得n型半导体层可以选择性地暴露在位于上部的位于导电支撑层的n型半导体层上; 处理该表面，使得在选择性暴露的n型半导体层区域中进行湿蚀刻时，蚀刻速度可以相对降低; 去除掩模层; 并且通过图案化表面处理在选择性暴露的n型半导体区域中形成附加结构，同时通过以湿蚀刻方式蚀刻n型半导体层而形成凹凸结构，从而通过降低蚀刻速度来提高光提取效率 进行湿蚀刻处理，以便可以形成附加结构以及在常规湿蚀刻工艺中形成的凹凸结构。
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公开(公告)号：KR101335614B1
公开(公告)日：2013-12-02
申请号：KR1020120076381
申请日：2012-07-13
Applicant: (재)한국나노기술원
CPC classification number: H01L33/22 , H01L33/0079 , H01L33/36 , H01L2933/0091
Abstract: The present invention relates to a vertical light emitting diode element and a manufacturing method thereof. The vertical light emitting diode element given in the present invention includes a conductive support layer; a light emitting structure which includes a p-type semiconductor layer , an active layer, and an n-type semiconductor layer of a bumpy structure which are formed on the conductive support layer in order; a p-type electrode which is formed to be electrically connected to the p-type semiconductor layer between the conductive support layer and the p-type semiconductor; and an n-type electrode which is formed on the n-type semiconductor layer. The bumpy structure of the n-type semiconductor layer under the n-type electrode is finer than the bumpy structure of the n-type semiconductor layer, which is not covered by the n-type electrode. By doing so, even if the thickness of the electrode is reduced, the characteristics can be maintained at the same or higher level compared to the existing case where the wiring resistance of a first electrode is formed on a big bump in the light emitting area.
Abstract translation: 本发明涉及垂直发光二极管元件及其制造方法。 本发明中给出的垂直发光二极管元件包括导电支撑层; 发光结构，其包括依次形成在导电支撑层上的p型半导体层，有源层和颠簸结构的n型半导体层; p型电极，形成为与导电性支持层和p型半导体之间的p型半导体层电连接; 以及形成在n型半导体层上的n型电极。 n型电极下面的n型半导体层的颠簸结构比n型半导体层的凹凸结构更细，n型半导体层未被n型电极覆盖。 通过这样做，即使电极的厚度减小，与在发光区域中的大凸块上形成第一电极的布线电阻的现有情况相比，也可以将特性维持在相同或更高的水平。
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