公开(公告)号：KR1020180012387A

公开(公告)日：2018-02-06

申请号：KR1020160095040

申请日：2016-07-26

Applicant: (재)한국나노기술원

Inventor： 박형호 ,  황선용 ,  이근우 ,  임웅선 ,  윤홍민 ,  고유민 ,  정해용 ,  조주영 ,  최재원 ,  정상현 ,  최영수 ,  강성민 ,  최원명 ,  조영대 ,  성호근 ,  박경호 ,  박원규

IPC: G03F7/20 ,  H01L21/027 ,  H01L29/06 ,  H01L29/41 ,  H01L21/203 ,  H01L21/306 ,  H01L21/02 ,  H01L21/324 ,  H01L21/033

CPC classification number: G03F7/2022 ,  H01L21/02118 ,  H01L21/02315 ,  H01L21/0274 ,  H01L21/0337 ,  H01L21/203 ,  H01L21/30604 ,  H01L21/324 ,  H01L29/0665 ,  H01L29/413

Abstract: 본발명은진공증착공정을이용하여금속나노구조체패턴을형성하기위한것으로서, 기재상부의일부영역을노출시키는마스크패턴층을형성하는제1단계와, 상기기재의노출된영역및 상기마스크패턴층상부에금속나노구조체의성장을위해필요한금속나노구조체의최소임계반지름을만족하는진공증착조건을설정하는제2단계와, 진공증착공정에의해상기기재의노출된영역및 상기마스크패턴층상부에금속나노구조체를성장시키는제3단계와, 상기마스크패턴층을제거하여, 상기기재의노출된영역에금속나노구조체를형성하여상기기재상부에금속나노구조체패턴을형성하는제4단계및 상기금속나노구조체를이용하여상기기재의일부영역을습식식각하여하이브리드패턴을형성하는제5단계를포함하여이루어지는것을특징으로하는진공증착에의한하이브리드패턴형성방법을기술적요지로한다. 이에의해본 발명은금속나노구조체의성장을위해필요한금속나노구조체의최소임계반지름을만족하는진공증착조건을설정하여진공증착공정을이용하여기재상부에금속나노구조체패턴을형성하고이를이용하여기재를습식식각하여기재의일부영역에하이브리드패턴을제공하고자하는것이다.

Abstract translation: 本发明提供一种使用真空沉积工艺形成金属纳米结构图案的方法，所述方法包括：第一步骤，形成暴露所述衬底的部分上表面的掩模图案层; 金属纳米第二步骤来设置真空沉积条件满足用于该结构的生长所需的金属纳米结构的最小临界半径，并在区域中的金属通过真空沉积工艺和衬底纳米的掩膜图案层上曝光 生长结构中，通过去除掩模图案层的第三步骤，第四步骤和所述金属纳米结构，以形成在所述衬底的曝光区域的金属纳米结构，以形成在衬底顶部上的金属纳米结构图案 以及第五步骤，通过使用真空气相沉积方法湿法蚀刻部分基材来形成混合图案。 而作为一个技术基础。 这种做发明是基材使用真空沉积工艺来设置真空沉积条件满足对金属纳米结构的生长所需要的金属纳米结构的最小临界半径，以形成金属纳米结构图案，以在基底顶部，并使用此 湿法蚀刻以在衬底的一部分中提供混合图案。

公开(公告)号：KR101556089B1

公开(公告)日：2015-10-01

申请号：KR1020140174003

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규 ,  고대홍 ,  김대현

IPC: H01L21/20 ,  H01L27/12

CPC classification number: H01L27/1203

Abstract: 본발명은 SOI 기판상에고품위의반도체에피층을형성하는방법에관한것으로서, SOI(상부실리콘층/절연물/하부실리콘층) 기판상에반도체에피층을성장하는방법에있어서, SOI(001) 기판상에에피성장이필요한부위의패터닝공정을통한상부실리콘층을제거하는제1단계와, 상기상부실리콘층을제거하고그 상층에보호막을증착하는제2단계와, 에피성장이필요한부위의패터닝공정을통해하부실리콘층의일부영역이노출되는 ART(Aspect Ratio Trapping)패턴을형성하는제3단계와, 상기 ART패턴하부에습식식각을통해하부실리콘층의 (111)면이노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을형성하는제4단계와, 상기절연물하측에상기하부실리콘층의 (111)면의노출이진행됨에따른절연물과하부실리콘층과의계면상에언더컷을형성하는제5단계및 상기 ART패턴영역과 AART패턴영역상측으로반도체층을성장시키는제6단계를포함하여이루어진것을특징으로하는 SOI(001) 기판상에반도체에피층성장방법을기술적요지로한다. 이에의해, SOI 기판상에실리콘(111)면이노출된화살표형태의트랩핑패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 반도체소자를제공할수 있으며, 결함이없는(defect free) 에피층을더욱낮은두께에서얻을수 있어소자의제조가용이한이점이있다.

Abstract translation: 本发明涉及一种在SOI衬底上形成高品质的半导体外延层的方法，更具体地说，涉及在SOI（顶层硅层/绝缘材料/底部硅层）衬底上生长半导体外延层的方法 。 根据本发明实施例的用于在SOI衬底上生长半导体外延层的方法包括去除顶部硅层的第一步骤，沉积保护层的第二步骤，形成纵横比捕获的第三步骤（ ART）图案，形成箭头纵横比捕获（AART）图案的第四步骤，在底部硅层和绝缘材料的界面上形成底切的第五步骤，以及在半导体层上生长半导体层的第六步骤 AART图案区域的上侧和ART图案区域。

公开(公告)号：KR101531875B1

公开(公告)日：2015-06-29

申请号：KR1020130165611

申请日：2013-12-27

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박원규

IPC: H01L21/20

CPC classification number: H01L21/76807 ,  H01L21/32055 ,  H01L21/7684 ,  H01L21/76877

Abstract: 본발명은실리콘기판상에화합물반도체소자를제조하는방법에있어서, 실리콘기판상에화합물반도체소자를제조하는방법에있어서, 실리콘기판을준비하는제1단계와, 상기실리콘기판상에산화막을증착시키는제2단계와, 상기산화막을패터닝하여, 상기실리콘기판의일부영역을노출시키면서, 상기실리콘기판상에는트랩홀에의한계단형트렌치를형성하는제3단계와, 상기트랩홀에의한계단형트렌치형성후, 노출된상기실리콘기판영역과상기트랩홀에의한계단형트렌치상측에화합물반도체층을성장시키는제4단계를포함하여이루어지는것을특징으로하는트랩홀에의한계단형트렌치를이용하여실리콘기판상에대면적화합물반도체소자를형성하는방법을기술적요지로한다. 이에의해실리콘기판상에트랩홀에의한계단형트렌치를형성하여, 실리콘과화합물반도체간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 대면적의화합물반도체소자를제공할수 있는이점이있다.

Abstract translation: 本发明涉及使用由陷阱阶梯形的沟槽在硅衬底上制造化合物半导体器件的方法。 关键技术是通过使用由陷阱阶梯式的沟槽形成大型化合物半导体器件的方法，包括：制备硅衬底的第一步骤; 在硅衬底上层压氧化膜的第二步骤; 第三步骤，通过对所述硅衬底的部分区域进行曝光来形成所述氧化物膜，从而通过所述硅衬底上的陷阱来形成沟槽; 以及第四步骤，在由陷阱阶梯形的沟槽上增加化合物半导体层，并且在形成由陷阱分阶段形成的沟槽之后增加暴露的硅衬底区域的上侧上的化合物半导体和由陷阱阶梯形的沟槽 孔。 因此，该方法通过形成由硅衬底上的陷阱阶梯形的沟槽而在硅和化合物半导体器件之间的界面处产生的被穿透的前点捕获而不会产生缺陷。

公开(公告)号：KR101556090B1

公开(公告)日：2015-10-01

申请号：KR1020140174004

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규

IPC: H01L21/20 ,  H01L21/31 ,  H01L21/306

CPC classification number: H01L27/1203

Abstract: 본발명은실리콘기판상에고품위의반도체소자를형성하는방법에관한것으로서, 실리콘기판상에반도체에피층을성장하는방법에있어서, 실리콘(001) 기판상에패터닝공정을통해실리콘(001)면이노출되도록절연물에의한 ART(Aspect Ratio Trapping)패턴을형성하는제1단계와, 상기 ART패턴하부에습식식각을통해실리콘(111)면이노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을형성하는제2단계와, 상기절연물하측에실리콘(111)면의노출이진행됨에따른절연물과실리콘계면상에언더컷을형성하는제3단계및 상기 ART패턴영역과 AART패턴영역상측으로반도체층을성장시키는제4단계를포함하여이루어지되, 상기 ART패턴영역과 AART패턴영역그리고반도체층전면에마스킹절연막을형성하고, 상기 ART패턴과 AART패턴영역외의상기실리콘기판상에상기제1단계내지제4단계를반복수행하여다종의반도체층을형성하는것을특징으로하는실리콘(001) 기판상에다종의반도체에피층성장방법을기술적요지로한다. 이에의해, 실리콘기판상에실리콘(111)면이노출된화살표형태의트랩핑패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 반도체소자를제공할수 있으며, 결함이없는(defect free) 에피층을더욱낮은두께에서얻을수 있어소자의제조가용이하고, 이를반복수행함으로써동일한실리콘기판상에서결함이없는다종의반도체에피층을얻을수 있는이점이있다.

Abstract translation: 本发明涉及在硅衬底上形成高质量半导体器件的方法，更具体地说，涉及在硅衬底上生长半导体外延层的方法。 根据本发明的实施例的在硅衬底上生长半导体外延层的方法包括通过绝缘材料形成纵横比捕获（ART）图案的第一步骤，形成箭头纵横比捕获的第二步骤（ AART）图案，在硅和绝缘材料的界面上形成底切的第三步骤，以及在AART图案区域和ART图案区域的上侧生长半导体层的第四步骤。

公开(公告)号：KR101543602B1

公开(公告)日：2015-08-12

申请号：KR1020140054308

申请日：2014-05-07

Applicant: (재)한국나노기술원

Inventor： 전동환 ,  신찬수 ,  조영대

IPC: H01L21/04 ,  H01L21/20 ,  H01L29/78

CPC classification number: H01L21/0445 ,  H01L21/322 ,  H01L21/324 ,  H01L29/7838

Abstract: 본 발명의 일 측면에 따르면, 기판을 준비하는 준비 단계; 상기 기판 위에 상기 기판이 드러나는 패턴이 형성된 절연벽을 형성하는 절연벽 형성단계; 상기 패턴의 위치에 드러난 상기 기판 위에 고유 반도체를 에피택셜하게 성장시켜서 결함층을 포함하는 에피 층 형성 단계; 상기 결함층의 표면에 제1 타입의 도펀트를 도핑하는 도핑 단계;및 상기 결함층 상부에 제2 타입의 도펀트를 포함한 환경에서 소자층을 형성시켜서 공핍층을 구비하는 소자층 형성 및 도핑 단계를 포함하는 것을 특징으로 하는 공핍영역을 구비한 소자 제작 공정을 제공한다.
이상에서 살펴본 본 발명에 의하면, 기판 위에 소자를 성장시키는 초기에 소자와 상반된 타입의 도펀트를 첨가함으로써 공핍영역을 만들고 소자 내의 전자 또는 정공이 기판 쪽으로 이동하는 것을 막는 효과가 있다.

Abstract translation: 根据本发明的一个方面，提供了一种制造包括耗尽区的器件的方法，其包括：制备衬底的制备步骤; 在衬底上形成绝缘壁的绝缘壁形成步骤，其中形成露出衬底的图案; 外延层形成步骤，通过在所述图案的位置上露出的所述基板上外延生长本征半导体来形成包括不良层的外延层; 在缺陷层的表面上掺杂第一类型掺杂剂的掺杂步骤; 以及通过在缺陷层的上部的包括第二类型掺杂剂的环境下形成器件层来形成和掺杂包括耗尽层的器件层的步骤。 通过上述本发明，通过在衬底上生长器件的初始阶段从器件中加入不同类型的掺杂剂来制造耗尽区，从而防止器件中的电子和空穴向着 基质。

公开(公告)号：KR101955935B1

公开(公告)日：2019-03-08

申请号：KR1020160183009

申请日：2016-12-29

Applicant: (재)한국나노기술원

Inventor： 이인근 ,  조영대 ,  신찬수 ,  박원규 ,  고대홍

IPC: H01L29/73 ,  H01L29/66 ,  H01L21/02 ,  H01L21/311 ,  H01L29/40 ,  H01L29/772 ,  H01L29/45

公开(公告)号：KR101857647B1

公开(公告)日：2018-05-15

申请号：KR1020160095040

申请日：2016-07-26

Applicant: (재)한국나노기술원

Inventor： 박형호 ,  황선용 ,  이근우 ,  임웅선 ,  윤홍민 ,  고유민 ,  정해용 ,  조주영 ,  최재원 ,  정상현 ,  최영수 ,  강성민 ,  최원명 ,  조영대 ,  성호근 ,  박경호 ,  박원규

IPC: G03F7/20 ,  H01L21/027 ,  H01L29/06 ,  H01L29/41 ,  H01L21/203 ,  H01L21/306 ,  H01L21/02 ,  H01L21/324 ,  H01L21/033

Abstract: 본발명은진공증착공정을이용하여금속나노구조체패턴을형성하기위한것으로서, 기재상부의일부영역을노출시키는마스크패턴층을형성하는제1단계와, 상기기재의노출된영역및 상기마스크패턴층상부에금속나노구조체의성장을위해필요한금속나노구조체의최소임계반지름을만족하는진공증착조건을설정하는제2단계와, 진공증착공정에의해상기기재의노출된영역및 상기마스크패턴층상부에금속나노구조체를성장시키는제3단계와, 상기마스크패턴층을제거하여, 상기기재의노출된영역에금속나노구조체를형성하여상기기재상부에금속나노구조체패턴을형성하는제4단계및 상기금속나노구조체를이용하여상기기재의일부영역을습식식각하여하이브리드패턴을형성하는제5단계를포함하여이루어지는것을특징으로하는진공증착에의한하이브리드패턴형성방법을기술적요지로한다. 이에의해본 발명은금속나노구조체의성장을위해필요한금속나노구조체의최소임계반지름을만족하는진공증착조건을설정하여진공증착공정을이용하여기재상부에금속나노구조체패턴을형성하고이를이용하여기재를습식식각하여기재의일부영역에하이브리드패턴을제공하고자하는것이다.

公开(公告)号：KR1020170079438A

公开(公告)日：2017-07-10

申请号：KR1020150190010

申请日：2015-12-30

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  박경호 ,  박원규

IPC: H01L21/02 ,  H01L21/20 ,  H01L29/66 ,  H01L29/78 ,  H01L21/205 ,  H01L21/304 ,  H01L21/311

Abstract: 본발명은실리콘(001) 기판상에반도체소자를형성하는방법에관한것으로서, 실리콘(001) 기판상에반도체에피층을성장하는방법에있어서, 실리콘(001) 기판상에전면또는광역시드층을형성하는제1단계와, 상기전면또는광역시드층영역상에패터닝공정을통해상기전면또는광역시드층이노출되도록절연막에의한 ART(Aspect Ratio Trapping)패턴을형성하는제2단계와, 상기전면또는광역시드층에연속하여상기 ART패턴영역상측으로반도체층을성장시키는제3단계를포함하여이루어진것을특징으로하는전면또는광역시드층을이용한실리콘(001) 기판상에반도체에피층을성장하는방법을기술적요지로한다. 이에의해본 발명은, 실리콘(001) 기판상에전면또는광역시드층을형성하고, 전면또는광역시드층상에 ART패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 대면적의반도체소자를제공할수 있으며, 전면또는광역시드층의형성을통해 ART패턴영역내부로반도체층이고르게채워지면서성장하게되어고품위의화합물반도체에피층을제공하는이점이있다.

Abstract translation: 本发明形成硅（001）一种用于在衬底上的半导体生长皮质的方法，所述前部或大都市deucheung在硅（001）衬底涉及一种硅（001）衬底上形成半导体器件的方法 所述一个ART（深宽比捕捉），使得整个表面或城域deucheung在步骤1中，前或大都市deucheung区通过图案化工艺暴露形成图案，整个表面或绝缘膜的大都会deucheung的第二步骤 连续成为在硅（001）基板与所述前或大都市deucheung区域生长在半导体的技术图案皮质的方法，其特征在于，在步骤3用于半导体层生长到技术基体的上侧进行 。 完成的本发明是，在硅（001）形成于前或大都市deucheung在基板上，于前或大都市DE层形成图案ART捕获穿透位错在硅和无缺陷的半导体层表面存在的 作为均匀地填充到半导体层图案区域技术中的高品质的化合物半导体的皮质设置有点（无缺陷的），并且可以提供具有大面积的半导体器件，通过前或大都市deucheung的形成生长。

公开(公告)号：KR101587430B1

公开(公告)日：2016-01-22

申请号：KR1020140174002

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규 ,  고대홍 ,  김대현

IPC: H01L21/20

Abstract: 본발명은실리콘기판상에고품위의반도체소자를형성하는방법에관한것으로서, 실리콘(001) 기판상에패터닝공정을통해실리콘(001)면이노출되도록절연물에의한 ART(Aspect Ratio Trapping)패턴을형성하는제1단계와, 상기 ART패턴하부에습식식각을통해실리콘(111)면이노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을형성하는제2단계와, 상기절연물하측에실리콘(111)면의노출이진행됨에따른절연물과실리콘계면상에언더컷을형성하는제3단계및 상기 ART패턴영역과 AART패턴영역상측으로반도체층을성장시키는제4단계를포함하여이루어진것을특징으로하는실리콘(001) 기판상에반도체에피층성장방법을기술적요지로한다. 이에의해, 실리콘기판상에실리콘(111)면이노출된화살표형태의트랩핑패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 반도체소자를제공할수 있으며, 결함이없는(defect free) 에피층을더욱낮은두께에서얻을수 있어소자의제조가용이한이점이있다.

Abstract translation: 本发明涉及一种在硅衬底上形成高级半导体器件的方法。 在硅（001）衬底上的半导体外延层生长方法包括：通过绝缘材料形成纵横比捕获（ART）图案的第一步骤，以通过图案化在硅（001）衬底上暴露硅（001）侧 处理; 形成箭头纵横比捕获（AART）图案以通过湿蚀刻暴露在ART图案的下侧上的硅（111）侧的第二步骤; 在绝缘材料的下侧的硅（111）侧的曝光进行时，在绝缘材料和硅之间的界面上形成底切的第三步骤; 以及在ART图案区域和AART图案区域的上侧生长半导体层的第四步骤。 因此，可以通过形成箭头形状的捕获图案来提供无缺陷的半导体器件，其中硅（111）侧暴露在硅衬底上并捕获在硅和半导体层之间的界面中产生的穿透电位，以及 可以容易地制造器件，因为可以获得厚度较薄的无缺陷外延层。

公开(公告)号：KR101547535B1

公开(公告)日：2015-08-27

申请号：KR1020140174005

申请日：2014-12-05

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  전동환 ,  박경호 ,  박원규

IPC: H01L21/20 ,  H01L27/12 ,  H01L21/306

CPC classification number: H01L27/1203

Abstract: 본 발명은 SOI 기판 상에 다종의 반도체 에피층을 형성하는 방법에 관한 것으로서, SOI(상부 실리콘층/절연물/하부 실리콘층) 기판 상에 반도체 에피층을 성장하는 방법에 있어서, SOI(001) 기판 상에 에피 성장이 필요한 부위의 패터닝 공정을 통한 상부 실리콘층을 제거하는 제1단계와, 상기 상부 실리콘층을 제거하고 그 상층에 보호막을 증착하는 제2단계와, 에피 성장이 필요한 부위의 패터닝 공정을 통해 하부 실리콘층의 일부 영역이 노출되는 ART(Aspect Ratio Trapping)패턴을 형성하는 제3단계와, 상기 ART패턴 하부에 습식 식각을 통해 하부 실리콘층의 (111)면이 노출되도록 AART(Arrow Aspect Ratio Trapping) 패턴을 형성하는 제4단계와, 상기 절연물 하측에 상기 하부 실리콘층의 (111)면의 노출이 진행됨에 따른 절연물과 하부 실리콘층과의 계면 상에 언더컷을 형성하는 제5단계 및 상기 ART패턴 영역과 AART패턴 영역 상측으로 반도체층을 성장시키는 제6단계를 포함하여 이루어지되, 상기 ART패턴 영역과 AART 패턴 영역 그리고 상기 상부 실리콘층 전면에 마스킹 절연막을 형성하고, 상기 ART패턴과 AART패턴 영역 외의 상기 실리콘 기판 상에 상기 제1단계 내지 제6단계를 반복수행하여 다종의 반도체층을 형성하는 것을 특징으로 하는 SOI(001) 기판 상에 다종의 반도체 에피층 성장방법을 기술적 요지로 한다. 이에 의해, SOI 기판 상에 실리콘(111)면이 노출된 화살표 형태의 트랩핑 패턴을 형성하여, 실리콘과 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 반도체 소자를 제공할 수 있으며, 결함이 없는(defect free) 에피층을 더욱 낮은 두께에서 얻을 수 있어 소자의 제조가 용이하고, 이를 반복적으로 수행함으로써 동일한 SOI 기판 상에서 결함이 없는 다종의 반도체 에핑층을 용이하게 얻을 수 있는 이점이 있다.

Abstract translation: 本发明涉及在SOI衬底上形成各种半导体外延层的方法。 根据本发明的在SOI衬底上制造各种半导体外延层的方法包括去除顶部硅层的第一步骤，沉积保护层的第二步骤，形成纵横比捕获（ART）的第三步骤 ）图案，形成箭头纵横比捕获（AART）图案的第四步骤，形成底切的第五步骤以及在ART图案和AART图案的上侧上生长半导体层的第六步骤。 本发明容易获得在SOI衬底上没有缺陷的各种半导体外延层。