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公开(公告)号：CN110495260A
公开(公告)日：2019-11-22
申请号：CN201880023933.9
申请日：2018-02-14
Applicant: 印可得株式会社
IPC: H05K3/06
Abstract: 本发明涉及一种选择性地仅蚀刻银或银合金或银化合物的蚀刻液组合物及利用该蚀刻液组合物的电路形成方法。本发明的电路形成方法的特征在于在导电性种子层(Seed layer)和电路层由异种金属形成的基板材料上，选择性地仅蚀刻种子层以实现微细间距。而且，涉及一种不蚀刻镀铜(Cu)电路，选择性地仅蚀刻银(Ag，silver)或银合金(Silver alloy)或银化合物(Silver compound)种子层的电路形成方法和蚀刻液组合物。
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Patent Agency Ranking
公开(公告)号：CN110495260B
公开(公告)日：2022-07-26
申请号：CN201880023933.9
申请日：2018-02-14
Applicant: 印可得株式会社
IPC: H05K3/06
Abstract: 本发明涉及一种选择性地仅蚀刻银或银合金或银化合物的蚀刻液组合物及利用该蚀刻液组合物的电路形成方法。本发明的电路形成方法的特征在于在导电性种子层(Seed layer)和电路层由异种金属形成的基板材料上，选择性地仅蚀刻种子层以实现微细间距。而且，涉及一种不蚀刻镀铜(Cu)电路，选择性地仅蚀刻银(Ag，silver)或银合金(Silver alloy)或银化合物(Silver compound)种子层的电路形成方法和蚀刻液组合物。
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公开(公告)号：CN110521289A
公开(公告)日：2019-11-29
申请号：CN201880023887.2
申请日：2018-02-27
Applicant: 印可得株式会社
Abstract: 本发明涉及一种微电路形成方法，本发明的微电路形成方法的特征在于，包括：种子层形成步骤，在基板材料上由导电物质形成高反射率种子(Seed)层；图案层形成步骤，在所述种子层上形成设置有图案槽的图案层，以便所述种子层选择性暴露；镀覆步骤，由导电物质来填充所述图案槽；图案层去除步骤，去除所述图案层；及种子层构图步骤，去除与所述镀覆步骤中的导电物质不重叠部分的种子层，所述高反射率种子层具有正反射特性。
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公开(公告)号：CN110521289B
公开(公告)日：2022-11-18
申请号：CN201880023887.2
申请日：2018-02-27
Applicant: 印可得株式会社
Abstract: 本发明涉及一种微电路形成方法，本发明的微电路形成方法的特征在于，包括：种子层形成步骤，在基板材料上由导电物质形成高反射率种子(Seed)层；图案层形成步骤，在所述种子层上形成设置有图案槽的图案层，以便所述种子层选择性暴露；镀覆步骤，由导电物质来填充所述图案槽；图案层去除步骤，去除所述图案层；及种子层构图步骤，去除与所述镀覆步骤中的导电物质不重叠部分的种子层，所述高反射率种子层具有正反射特性。
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