에칭 방법
    2.
    发明公开
    에칭 방법 审中-实审
    蚀刻方法

    公开(公告)号:KR1020150020093A

    公开(公告)日:2015-02-25

    申请号:KR1020140103371

    申请日:2014-08-11

    Abstract: 핀형 전계 효과 트랜지스터의 더미 게이트를 형성할 시, 선택비를 확보하면서 에칭의 가공 정밀도를 한층 향상시키는 에칭하는 방법을 제공한다. 피처리체를 이용하여 핀형 전계 효과 트랜지스터의 더미 게이트를 형성하기 위한 방법이다. 에칭 공정에서는, 표면파 플라즈마를 이용하여 복수의 핀의 사이에 퇴적된 게이트 재료를 에칭한다. 에칭 공정의 압력은 50 mTorr(6.67 Pa) 이상이다. 에칭 공정에서, 피처리체를 재치하는 재치대에 인가되는 전력은 주파수가 10 Hz 이상 200 Hz 이하이고, 펄스의 주기에서의 ON 시간의 비율인 듀티비가 50% 이하가 되도록 펄스 변조한다.

    Abstract translation: 本发明提供了当形成针型场效应晶体管(FET)的伪栅极时,获得高选择性并提高蚀刻工艺的操作精度的蚀刻方法。 本发明涉及通过使用被处理物来形成pin型FET的伪栅极的方法。 在蚀刻工艺中,使用表面波等离子体来蚀刻层叠在多个销之间的栅极材料。 蚀刻工艺的压力大于或等于50mTorr(6.67Pa)。 在蚀刻工艺中,施加在保持待处理对象的保持器上的功率具有不低于10Hz且不高于200Hz的频率。 调制脉冲使得相对于脉冲周期的ON时间比的占空比不大于50%。

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