公开(公告)号：KR101006451B1

公开(公告)日：2011-01-06

申请号：KR1020030042184

申请日：2003-06-26

Applicant: 삼성전자주식회사

Inventor： 김상갑 ,  송인호 ,  강성철 ,  최희환

IPC: H05H1/26

Abstract: 본 발명은 플라즈마 챔버에 관한 것으로서 보다 상세하게는 상판전극과 유도 결합 플라즈마(ICP)를 만드는 안테나를 갖는 플라즈마 챔버에 있어서, 철심에 코일을 감은 제1 전자석과, 철심에 상기 제1 전자석의 코일과 연결된 코일을 상기 제1 전자석의 코일의 턴 방향과 같은 방향으로 턴 시킨 제2 전자석을 갖는 다수의 안테나 유닛을 포함하고, 상기 다수의 안테나유닛이 상판전극의 윗면에 소정의 간격으로 배열된 것을 특징으로 한다. 이에 의해 플라즈마 챔버의 용량성 전계(capacitively electric field)를 줄이고, 상판 전극의 증착 및 스퍼터링에 의한 파티클 오염을 줄일 수 있다.

플라즈마 챔버, ICP 안테나

公开(公告)号：KR1020080040442A

公开(公告)日：2008-05-08

申请号：KR1020060108416

申请日：2006-11-03

Applicant: 삼성전자주식회사

Inventor： 오민석 ,  김상갑 ,  진홍기 ,  정유광 ,  최승하 ,  김기현 ,  송인호

IPC: H01L29/786 ,  H01L21/304

CPC classification number: H01L22/12 ,  H01L27/1288 ,  H01L2924/0002 ,  H01L21/02068 ,  H01L27/1214 ,  H01L2924/00

Abstract: A method for manufacturing a thin film transistor display panel and a manufacturing system using the same are provided to reduce the error rate of a liquid crystal display device by preventing generation of corrosive foreign materials in a manufacturing process. A deposition process is performed to deposit a metallic thin film on a display panel(S111). An insulating substrate deposited with a metallic thin film is provided into an etch unit to perform a dry-etch process for forming a predetermined circuit pattern(S112). The insulating substrate is provided into a standby unit to perform a cleaning and standby process(S113). A preliminary cleaning process is performed(S114). A determination process is performed to determine the state of a cleaning operation(S115). A main cleaning process is performed(S116).

Abstract translation: 提供一种制造薄膜晶体管显示面板的方法和使用该方法的制造系统，以通过在制造过程中防止产生腐蚀性异物来降低液晶显示装置的误差率。 进行沉积处理以在显示面板上沉积金属薄膜（S111）。 将沉积有金属薄膜的绝缘衬底提供到蚀刻单元中以执行用于形成预定电路图案的干法蚀刻工艺（S112）。 将绝缘基板设置在待机单元中以执行清洁和待机处理（S113）。 进行初步清洗处理（S114）。 执行确定处理以确定清洁操作的状态（S115）。 执行主要清洁处理（S116）。

公开(公告)号：KR100594206B1

公开(公告)日：2006-06-28

申请号：KR1019990048895

申请日：1999-11-05

Applicant: 삼성전자주식회사

Inventor： 최혜인 ,  송인호

IPC: G11C29/00

Abstract: 본 발명은 메모리를 구비하는 반도체 장치의 메모리 테스트 방법에 관한 것이다. 본 발명은 반도체 장치에 구비되는 다수개의 메모리 셀들을 직접 억세스하여 상기 메모리 셀들을 테스트하는 방법에 있어서, 외부에서 상기 반도체 장치로 입력되어 상기 반도체 장치의 메모리 테스트를 인에이블시키는 테스트 인에이블 신호의 첫번째 에지에서 상기 반도체 장치의 첫번째 메모리 테스트 모드를 설정하며, 이 때 외부로부터 테스트 어드레스 신호를 상기 반도체 장치로 입력하여 상기 다수개의 메모리 셀들 중 일부를 선택한 후 상기 선택된 메모리 셀들을 테스트하는 단계; 및 상기 테스트 인에이블 신호의 두번째 에지에서 상기 반도체 장치의 두번째 메모리 테스트 모드를 설정하며, 이 때 외부로부터 다른 테스트 어드레스 신호를 상기 반도체 장치로 입력하여 상기 다수개의 메모리 셀들 중 선택되지 않은 메모리 셀들을 선택한 후 이 때 선택된 메모리 셀들을 테스트하는 단계를 구비함으로써, 반도체 장치의 테스트 모드가 2배 이상으로 확장된다.

Abstract translation: 本发明涉及一种具有存储器的半导体器件的存储器测试方法。 本发明第一多个用于测试存储器单元的存储器单元直接访问方法中的是从外部向半导体器件测试使能信号，以使半导体装置的存储器测试包括半导体设备的输入， 设置的半导体器件的所述第一存储器的测试模式在边缘处，并通过从外部进入的测试地址信号中的半导体装置时，选择测试的步骤之后的所述多个存储器单元中的一部分所述选定存储器单元; 和设置的半导体器件的所述第二存储器的测试模式中的测试使能信号的第二边缘，并且此时所选择的存储器单元进入另一个测试地址信号未在多个存储单元中选择从外部的半导体装置 然后在此时测试选定的存储单元，半导体器件的测试模式扩展了两倍以上。

公开(公告)号：KR1020060029413A

公开(公告)日：2006-04-06

申请号：KR1020040078339

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 이재경 ,  송인호 ,  조홍제

IPC: G02F1/136

CPC classification number: G02F1/136286 ,  G02F1/136227 ,  G02F2001/136295 ,  H01L27/124

Abstract: 데이터 배선의 상부와 투명 도전 물질의 접촉 특성 및 데이터 배선의 하부와 드레인 또는 소스의 접촉 특성을 향상시킬 수 있는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법이 제공된다. 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은 게이트 배선을 형성하는 단계, 게이트 절연막을 형성하는 단계, 반도체층 및 저항성 접촉층을 형성하는 단계, 몰리브덴 합금막의 제 1 데이터 배선용 도전막 및 알루미늄막 또는 제 1 알루미늄 합금막의 제 2 데이터 배선용 도전막을 차례로 형성하고, 제 2 데이터 배선용 도전막 상에 전이 금속을 증착하여 제 2 데이터 배선용 도전막의 표면에 제 2 알루미늄 합금막이 형성되는 제 3 데이터 배선용 도전막을 형성하는 단계, 데이터 패드, 데이터 라인, 소스 전극 및 드레인 전극을 형성하는 단계, 보호막을 형성하는 단계 및 보조 데이터 패드 및 화소 전극을 형성하는 단계를 포함한다.
액정 표시 장치, 언더컷(undercut), 접촉 저항

公开(公告)号：KR1020050028531A

公开(公告)日：2005-03-23

申请号：KR1020030064816

申请日：2003-09-18

Applicant: 삼성전자주식회사

Inventor： 김상갑 ,  이제민 ,  조관영 ,  정종태 ,  송인호 ,  최희환 ,  강성철 ,  강호민

IPC: H01L29/786

Abstract: A TFT(thin film transistor) substrate is provided to prevent a lower interconnection from being damaged in an etch process and prevent foreign substances from being caught in a probe in a gross test by forming a pixel electrode composed of a dual layer of an IZO(indium tin oxide) layer and an ITO(indium zinc oxide) layer. An insulation substrate(10) is prepared. The first signal line is formed on the insulation substrate. The first insulation layer is formed on the first signal line. The second signal line crosses the first signal line, formed on the first insulation layer. A TFT is electrically connected to the first and second signal lines. The second insulation layer is formed on the TFT, having the first contact hole(76) exposing a predetermined electrode of the TFT. A pixel electrode(82) is formed on the second insulation layer, connected to the predetermined electrode of the TFT through the first contact hole and made of a dual layer composed of an IZO layer(821,861,881) and an ITO layer(822,862,882).

Abstract translation: 提供TFT（薄膜晶体管）基板以防止在蚀刻工艺中较低的互连件被损坏，并且通过形成由IZO的双层构成的像素电极来防止异物在总体测试中被捕获在探针中 氧化铟锡）层和ITO（氧化铟锌）层。 制备绝缘基板（10）。 第一信号线形成在绝缘基板上。 第一绝缘层形成在第一信号线上。 第二信号线穿过形成在第一绝缘层上的第一信号线。 TFT与第一和第二信号线电连接。 第二绝缘层形成在TFT上，具有暴露TFT的预定电极的第一接触孔（76）。 像素电极（82）形成在第二绝缘层上，通过第一接触孔连接到TFT的预定电极，并由由IZO层（821,861,881）和ITO层（822,862,882）构成的双层构成。

公开(公告)号：KR100459690B1

公开(公告)日：2005-01-17

申请号：KR1019970068302

申请日：1997-12-12

Applicant: 삼성전자주식회사

Inventor： 송인호

IPC: G11C29/00 ,  G01R31/26 ,  H01L21/66

Abstract: PURPOSE: A semiconductor memory device for a direct access mode test and method of the direct access mode test are provided to remove an error from pass/fail information by detecting defective data using data latched during the direct access mode test operation. CONSTITUTION: A data expansion unit(380) obtains expanded M-bit output data from N-bit input data. A data selector(310) selectively outputs the M-bit data outputted from the data expansion unit and the data outputted from a predetermined input pipeline. An input data memory latches the N-bit data from an external tester. A memory core(35) stores the M-bit data from the data expansion unit or the input pipeline. A plural output pipelines convert the M-bit data to series data. A comparator compares multi-bit data from the output pipelines and outputs a first and second comparison signals. A latch output pipeline converts the latched N-bit data to series data and outputs the result in response to a test read enable signal. An error detector logically combines the first and second comparison signals and the series latch data and outputs an error determination signal based on the combined result.

公开(公告)号：KR1020040107743A

公开(公告)日：2004-12-23

申请号：KR1020030038023

申请日：2003-06-12

Applicant: 삼성전자주식회사

Inventor： 최희환 ,  김상갑 ,  강성철 ,  송인호

IPC: G02F1/13

CPC classification number: H01J37/32174 ,  H01J37/32082

Abstract: PURPOSE: A plasma chamber is provided to improve an etching rate, an etching profile, and a selection ratio by easily controlling dry etching. CONSTITUTION: A main power source part(30) has a main power source(31) having predetermined main frequency and a first impedance matching circuit(32). A bias power source part(40) has a bias power source(41) having predetermined bias frequency and a second impedance matching circuit(42). A mixer(50) is connected with the first impedance matching circuit and the second impedance matching circuit, and receives the main power source and the bias power source from the main power source part and the bias power source part. The mixer supplies a power source obtained by adding the main power source and the bias power source to a lower plate electrode(12).

Abstract translation: 目的：提供等离子体室以通过容易地控制干蚀刻来提高蚀刻速率，蚀刻轮廓和选择比。 构成：主电源部分（30）具有预定主频率的主电源（31）和第一阻抗匹配电路（32）。 偏置电源部分（40）具有具有预定偏置频率的偏置电源（41）和第二阻抗匹配电路（42）。 混频器（50）与第一阻抗匹配电路和第二阻抗匹配电路连接，并且从主电源部分和偏置电源部分接收主电源和偏置电源。 混合器提供通过将主电源和偏置电源相加到下板电极（12）而获得的电源。

公开(公告)号：KR100997963B1

公开(公告)日：2010-12-02

申请号：KR1020030043596

申请日：2003-06-30

Applicant: 삼성전자주식회사

Inventor： 김상갑 ,  강성철 ,  강호민 ,  송인호 ,  최희환

IPC: G02F1/136

CPC classification number: H01L27/1259 ,  G02F1/136227 ,  G02F1/1368 ,  G02F2001/13629 ,  H01L27/1214 ,  H01L27/124 ,  H01L27/1288 ,  H01L27/3262

Abstract: 우선, 절연 기판의 상부에 게이트 전극을 포함하는 게이트선을 형성한다. 이어, 게이트 절연막, 반도체층 및 저항성 접촉층을 차례로 형성한 다음, 몰리브덴 계열의 도전막을 적층하고 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 을 형성한다. 이어, 데이터선 및 드레인 전극을 산소 플라스마 처리하여 데이터선 및 드레인 전극 표면에 산화막을 형성한 다음, 데이터선 및 드레인 전극으로 가리지 않는 저항성 접촉층을 식각한다. 이어, 보호막을 적층하고 패터닝하여 드레인 전극을 드러내는 접촉 구멍을 형성한 다음, 보호막의 상부에 IZO를 적층한 다음 패터닝하여 드레인 전극과 연결되는 화소 전극을 형성한다.
몰리브덴, 알루미늄, 플라스마, 산화막

Abstract translation: 提供一种制造薄膜阵列面板的方法，其包括：形成在基底上的栅极线; 在栅极线上形成栅极绝缘层; 在所述栅极绝缘层上形成半导体层; 在所述半导体层上形成欧姆接触层; 形成至少设置在所述欧姆接触层上的数据线和漏电极，在所述数据线上形成氧化物; 使用数据线和漏电极作为蚀刻掩模蚀刻欧姆接触层; 以及形成连接到所述漏电极的像素电极。

公开(公告)号：KR1020080096880A

公开(公告)日：2008-11-04

申请号：KR1020070041719

申请日：2007-04-30

Applicant: 삼성전자주식회사

Inventor： 송인호 ,  조윤종 ,  이경철 ,  진정화

IPC: H01L21/324

CPC classification number: H01L21/67109 ,  H01L21/324 ,  H01L21/67063 ,  H01L21/68714

Abstract: An apparatus for treating substrate and a treating method of substrate are provided to effectively increase the temperature of substrate regardless of the material of the settling portion in which substrate is settled. An apparatus for treating substrate includes the settling portion(40) on which the substrate the substrate(200) is settled; the influx unit(60) connected to the separate space; the outlet part(90) connected to the separate space; the gas supply part(70) which is connected to the influx unit and supplies the gas to the separate space; the heating portion(80) heating up the gas supplied to the separate space. The substrate processing apparatus can effectively increase the temperature of substrate regardless of the material of the settling portion.

Abstract translation: 提供一种用于处理基板的设备和基板的处理方法，以有效地增加基板的温度，而不管其中沉积基板的沉降部分的材料如何。 一种处理衬底的设备包括沉积部分（40），衬底（200）沉积在该沉淀部分上; 连接到分离空间的流入单元（60） 所述出口部分（90）连接到所述单独的空间; 气体供给部（70），其与流入单元连接并将气体供给到分离空间; 加热部分（80）将供应到分离空间的气体加热。 基板处理装置可以有效地提高基板的温度，而与沉降部分的材料无关。

公开(公告)号：KR1020080034598A

公开(公告)日：2008-04-22

申请号：KR1020060100750

申请日：2006-10-17

Applicant: 삼성전자주식회사

Inventor： 송인호 ,  송원 ,  김상갑

IPC: G02F1/136

CPC classification number: H01L27/1288 ,  H01L27/124 ,  H01L29/458

Abstract: A method for manufacturing a TFT(Thin Film Transistor) substrate is provided to form a data line and a semiconductor layer by performing dry etching of a data conductive layer, an amorphous silicon layer and an intrinsic amorphous silicon layer doped with impurities by using one mask, thereby reducing process time by simplifying processes and reducing product costs. Gate lines are formed on a substrate(110). A gate insulating layer(140), a semiconductor layer(154), and conductive layers are sequentially formed on the gate line. A photoresist film is formed on the conductive layer. By patterning the photoresist film, a first photoresist film pattern having a first area and a second area thinner than the first area is formed. By using the first photoresist film pattern as a mask, the conductive layer is etched to form a data pattern. By ashing the first photoresist film pattern, the first area is removed as much as the thickness of the second area to form a second photoresist film pattern. By using the second photoresist film pattern as a mask, the semiconductor layer is etched to form a semiconductor pattern. By etching the data pattern exposed in the second area of the second photoresist film pattern, a source electrode(173) and a drain electrode(175) are formed.

Abstract translation: 提供一种制造TFT（薄膜晶体管）基板的方法，通过使用一个掩模对数据导电层，非晶硅层和掺有杂质的本征非晶硅层进行干蚀刻来形成数据线和半导体层 从而通过简化处理并降低产品成本来缩短处理时间。 栅极线形成在衬底（110）上。 在栅极线上依次形成栅极绝缘层（140），半导体层（154）和导电层。 在导电层上形成光致抗蚀剂膜。 通过图案化光致抗蚀剂膜，形成具有比第一区域薄的第一区域和第二区域的第一光致抗蚀剂膜图案。 通过使用第一光致抗蚀剂膜图案作为掩模，蚀刻导电层以形成数据图案。 通过灰化第一光致抗蚀剂膜图案，第一区域被去除与第二区域的厚度一样多以形成第二光致抗蚀剂膜图案。 通过使用第二光致抗蚀剂膜图案作为掩模，蚀刻半导体层以形成半导体图案。 通过蚀刻暴露在第二光致抗蚀剂膜图案的第二区域中的数据图案，形成源电极（173）和漏电极（175）。