公开(公告)号：WO2023013894A1

公开(公告)日：2023-02-09

申请号：PCT/KR2022/009615

申请日：2022-07-04

Applicant: 삼성전자주식회사

Inventor： 이영대 ,  이영균 ,  임현균 ,  최창민 ,  황제윤 ,  김병환 ,  박세종 ,  박지환 ,  장준혁 ,  최용훈

IPC: H04N5/232 ,  H04N5/265 ,  H04N21/431 ,  H04N21/41 ,  G06T7/20 ,  G06T7/11

Abstract: 일 실시예에 따른 전자 장치는, 카메라 모듈, 전자 장치로부터 미리 결정된 거리에 위치되는 적어도 하나의 무선 통신 장치를 감지하고, 감지된 적어도 하나의 무선 통신 장치 각각에 설정된 ID(identification) 코드를 감지된 적어도 하나의 무선 통신 장치로부터 수신하는 통신 모듈, 및 미리 저장된 태그 데이터베이스로부터 검색된 적어도 하나의 무선 통신 장치 중 해당하는 무선 통신 장치의 ID 코드에 응답하여, 해당하는 무선 통신 장치로부터 사용자 프로필(profile)을 수신하고, 수신된 사용자 프로필을 이용하여 카메라 모듈에 의해 촬영된 영상에 시각 효과(visual effect)를 적용하는 프로세서를 포함할 수 있다.

公开(公告)号：KR100772905B1

公开(公告)日：2007-11-05

申请号：KR1020060107326

申请日：2006-11-01

Applicant: 삼성전자주식회사

Inventor： 양봉길 ,  엄중섭 ,  주섭열 ,  박세종 ,  한현숙

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/7885 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/66825

Abstract: A non-volatile memory device and a manufacturing method thereof are provided to suppress a reverse tunneling phenomenon by increasing a slant angle between a lower portion of a floating gate electrode and a semiconductor substrate. A non-volatile memory device includes a semiconductor substrate(100), a floating gate electrode(132), and a control gate electrode(150). The floating gate electrode has an acute tip at an upper portion thereof. An angle between the semiconductor substrate and the upper portion of the floating gate electrode is smaller than the angle between the semiconductor substrate and a lower portion of the floating gate electrode. The control gate electrode is insulated from the floating gate electrode and arranged to face at least a portion of the floating gate electrodes.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过增加浮置栅电极的下部与半导体衬底之间的倾斜角来抑制反向隧道现象。 非易失性存储器件包括半导体衬底（100），浮栅电极（132）和控制栅电极（150）。 浮栅电极在其上部具有尖锐尖端。 半导体衬底与浮栅电极的上部之间的角度小于半导体衬底与浮栅电极的下部之间的角度。 控制栅极电极与浮置栅电极绝缘并且布置成面对至少一部分浮栅电极。

公开(公告)号：KR1020080036846A

公开(公告)日：2008-04-29

申请号：KR1020060103629

申请日：2006-10-24

Applicant: 삼성전자주식회사

Inventor： 엄중섭 ,  박세종 ,  한현숙

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28141 ,  H01L21/28273 ,  H01L21/823437 ,  H01L29/66825

Abstract: A flash memory device having a split gate structure and a method for manufacturing the same are provided to prevent degradation of a gate dielectric by minimizing a mechanical stress applied to the gate dielectric. A floating gate(110a) is provided on an active region of a semiconductor substrate(100). A lower width of the floating gate is greater than an upper width thereof. A first gate dielectric(105a) is disposed between the floating gate and the adjacent active region. A control gate(130) crosses the active region adjacent to the floating gate and partially covers the floating gate. Second gate dielectrics(125) are disposed between the control gate and the floating gate, and between the control gate and the active region. The floating gate has a round sidewall. An upper region of the floating gate has a vertical sidewall. A lower region of the floating gate has a round sidewall. An upper surface of the floating gate is a concave shape.

Abstract translation: 提供一种具有分割栅极结构的闪存器件及其制造方法，以通过使施加到栅极电介质的机械应力最小化来防止栅极电介质的劣化。 浮置栅极（110a）设置在半导体衬底（100）的有源区上。 浮动栅极的较低宽度大于其上部宽度。 第一栅极电介质（105a）设置在浮置栅极和相邻有源区域之间。 控制栅极（130）跨越与浮动栅极相邻的有源区域并且部分地覆盖浮置栅极。 第二栅极电介质（125）设置在控制栅极和浮动栅极之间以及控制栅极和有源区域之间。 浮动门具有圆形侧壁。 浮动栅极的上部区域具有垂直侧壁。 浮动栅极的下部区域具有圆形侧壁。 浮栅的上表面是凹形。

公开(公告)号：KR1020060082694A

公开(公告)日：2006-07-19

申请号：KR1020050003400

申请日：2005-01-13

Applicant: 삼성전자주식회사

Inventor： 오준환 ,  구자응 ,  박세종

IPC: H01L21/28

CPC classification number: H01L23/5226 ,  H01L21/76808 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76843 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 이중 확산방지막을 갖는 배선구조 및 그 제조방법을 제공한다. 상기 배선구조는 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 구비한다. 상기 비아홀 또는 트렌치 형태의 라인구조 내부에 콘포말한 금속확산방지막이 배치된다. 상기 비아홀 또는 상기 트렌치 형태의 라인구조의 측벽들 상의 상기 금속확산방지막을 덮는 절연확산방지 스페이서가 배치된다. 상기 비아홀 내부 또는 상기 트렌치 형태의 라인구조 내부를 채우는 구리배선이 배치된다.
비아홀, 트렌치 형태의 라인구조, 금속확산방지막, 절연확산방지 스페이서, 구리배선, 화학기계적 연마공정

公开(公告)号：KR1020080069481A

公开(公告)日：2008-07-28

申请号：KR1020070007248

申请日：2007-01-23

Applicant: 삼성전자주식회사

Inventor： 고정욱 ,  엄중섭 ,  박세종 ,  이기조 ,  서문선

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28141 ,  H01L21/28273 ,  H01L21/76224 ,  H01L21/76838

Abstract: A nonvolatile memory device having a buried type split gate and a method for fabricating the same are provided to embed floating gates in trenches for precluding misalignment between the floating gates and active regions, thereby preventing mismatching of program/erasing characteristics between cells. A semiconductor substrate(200) has an active region. A pair of trenches(210) are separated from the active region. Coupling insulating layers(230) are formed in the trenches. Floating gates(240) are arranged on the coupling insulating layers. A source region(270) is formed at the active region. A pair of drain regions(280) are separated from the trenches respectively. A tunneling insulating layer(250) is formed on the floating gates and the substrate. A control gate(260) is formed on the tunneling insulating layer. Gate spacers(290) are formed at the side walls of the control gate.

Abstract translation: 提供具有埋式分离栅极的非易失性存储器件及其制造方法，以将浮置栅极嵌入沟槽中，以防止浮置栅极和有源区域之间的未对准，从而防止单元之间的编程/擦除特性失配。 半导体衬底（200）具有有源区。 一对沟槽（210）与有源区域分离。 在沟槽中形成耦合绝缘层（230）。 浮动栅极（240）布置在耦合绝缘层上。 源极区（270）形成在有源区。 一对漏极区域（280）分别与沟槽分离。 隧道绝缘层（250）形成在浮动栅极和衬底上。 在隧道绝缘层上形成控制栅极（260）。 栅极间隔件（290）形成在控制栅极的侧壁处。

公开(公告)号：KR1020070069626A

公开(公告)日：2007-07-03

申请号：KR1020050131956

申请日：2005-12-28

Applicant: 삼성전자주식회사

Inventor： 박세종 ,  박형무

IPC: H01L27/115

Abstract: A flash memory device and its fabricating method are provided to enhance a stable operation characteristic of the device by minimizing asymmetry between a pair of floating gates. A linear isolation film is formed on a semiconductor substrate(110) to define an active region. A tunnel oxide layer pattern(112a), a floating gate electrode(113a) and a field oxide layer pattern(116a) are formed in the active region on the substrate. A gate interlayer dielectric pattern(117a) and a control gate electrode(118) are formed to be overlapped with the floating gate electrode and the substrate. The floating gate electrode has a pointed tip on an edge thereof adjacent to the control gate electrode.

Abstract translation: 提供闪速存储器件及其制造方法，通过使一对浮栅之间的不对称最小化来提高器件的稳定工作特性。 在半导体衬底（110）上形成线性隔离膜以限定有源区。 在衬底上的有源区中形成隧道氧化物层图案（112a），浮栅电极（113a）和场氧化物层图案（116a）。 栅极层间介质图案（117a）和控制栅电极（118）形成为与浮栅电极和基板重叠。 浮栅电极在与控制栅电极相邻的边缘上具有尖端尖端。

公开(公告)号：KR100641362B1

公开(公告)日：2006-10-31

申请号：KR1020050003400

申请日：2005-01-13

Applicant: 삼성전자주식회사

Inventor： 오준환 ,  구자응 ,  박세종

IPC: H01L21/28

CPC classification number: H01L23/5226 ,  H01L21/76808 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76843 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 이중 확산방지막을 갖는 배선구조 및 그 제조방법을 제공한다. 상기 배선구조는 비아홀 또는 트렌치 형태의 라인구조를 갖는 층간절연막을 구비한다. 상기 층간절연막은 실리콘산화막, SiOC, SiOCH 및 SiOF으로 이루어진 일군으로부터 선택된 어느 하나의 물질막으로 구성된다. 상기 비아홀 또는 트렌치 형태의 라인구조 내부에 콘포말한 금속확산방지막이 배치된다. 상기 비아홀 또는 상기 트렌치 형태의 라인구조의 측벽들 상의 상기 금속확산방지막을 덮는 절연확산방지 스페이서가 배치된다. 상기 절연확산방지 스페이서는 100Å 내지 1000Å의 두께를 갖는다. 상기 비아홀 내부 또는 상기 트렌치 형태의 라인구조 내부를 채우는 구리배선이 배치된다.
비아홀, 트렌치 형태의 라인구조, 금속확산방지막, 절연확산방지 스페이서, 구리배선, 화학기계적 연마공정

公开(公告)号：KR1020060037140A

公开(公告)日：2006-05-03

申请号：KR1020040086306

申请日：2004-10-27

Applicant: 삼성전자주식회사

Inventor： 오준환 ,  김해기 ,  박세종 ,  이정일

IPC: H01L27/04 ,  H01L27/108

CPC classification number: H01L28/75 ,  H01L21/76807 ,  H01L21/7684 ,  H01L21/7687 ,  H01L23/5223

Abstract: MIM형 커패시터를 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 상기 방법에 따르면, 먼저, 제 1 영역 및 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성한다. 상기 하부층간절연막을 관통하여 상기 제 1 영역의 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 반도체 기판과 접하는 하부 전극을 형성한다. 절연막을 형성한다. 상기 절연막 상에 상부 층간절연막을 형성한다. 상기 제 1 영역에서 상기 상부 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴을 노출시키는 듀얼 다마신 홀 및 상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막을 노출시키는 비아홀을 형성한다. 베리어막을 콘포말하게 형성한다. 도전막을 형성하여 상기 듀얼 다마신 홀과 상기 비아홀을 채운다. 상기 도전막과 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 상부층간절연막을 노출시킨다.
MIM 커패시터