公开(公告)号：KR1020060024229A

公开(公告)日：2006-03-16

申请号：KR1020040073121

申请日：2004-09-13

Applicant: 삼성전자주식회사

Inventor： 신운하

IPC: H01L21/60

CPC classification number: H01L2224/83191 ,  H01L2224/92147

Abstract: 본 발명은 웨이퍼 상에 폴리머 스페이서가 포함된 접착제 패턴을 형성한다. 이어서, 상기 접착제 패턴이 형성된 웨이퍼를 소잉하여 개별 다이로 만드다. 다음에, 리드 프레임 아래에 개별 다이의 접착제 패턴을 열 압착에 의해 어태치하는 다이 어태치 공정을 수행하여 LOC 구조의 반도체 패키지를 제조한다. 이상과 같이, 본 발명은 폴리이미드 테이프를 사용하지 않고 폴리머 스페이서가 포함된 접착제 패턴을 이용하여 다이 어태치 공정을 수행하여 패시베이션 크랙 및 리프레시 특성이 개선된 LOC 구조의 반도체 패키지를 제조할 수 있다.

公开(公告)号：KR1020050096600A

公开(公告)日：2005-10-06

申请号：KR1020040022030

申请日：2004-03-31

Applicant: 삼성전자주식회사

Inventor： 신동길 ,  최희국 ,  이왕주 ,  문호정 ,  신운하

IPC: H01L23/12

CPC classification number: H01L25/105 ,  H01L23/12 ,  H01L23/3128 ,  H01L25/0657

Abstract: 적층형 반도체 패키지를 인쇄회로기판에 실장할 때 사용되는 카트리지 및 이를 이용한 실장방법에 관해 개시한다. 이를 위해 본 발명은, 적층형 반도체 패키지를 인쇄회로기판 위에 실장할 때 사용되는 카트리지(cartridge) 본체와, 상기 카트리지 본체에서 반도체 패키지가 실장되는 영역에 형성된 개구부와, 상기 개구부의 가장자리에 형성되어 반도체 패키지의 적층형 실장을 가능케 하는 가이더(guider)와, 상기 카트리지 본체에 연결되어 형성되고, 상기 인쇄회로기판에 장착하는데 사용되는 장착수단을 구비하는 것을 특징으로 하는 적층형 반도체 패키지 실장시 사용되는 카트리지를 제공한다.

公开(公告)号：KR1020030050664A

公开(公告)日：2003-06-25

申请号：KR1020010081163

申请日：2001-12-19

Applicant: 삼성전자주식회사

Inventor： 변형직 ,  신운하 ,  이근아

IPC: H01L21/56

CPC classification number: H01L2224/4824 ,  H01L2224/73215 ,  H01L2224/97 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/00012

Abstract: PURPOSE: A mold die for a WBGA(Wire Ball Grid Array) package and the WBGA package manufactured by using the same are provided to be capable of simply forming the first and second resin encapsulating part, easily controlling the height of the first resin encapsulating part, and preventing the damage of corner portions near to the back side of a semiconductor chip by simultaneously filling the first and second cavities using encapsulant and controlling the depth of the first cavity. CONSTITUTION: A mold die(190) is provided with a lower die(170) having the first cavities(172) corresponding to windows(122) and an upper die(180) having the second cavities(182) corresponding to a tape circuit board(120) located between semiconductor chips(110). At this time, the first and second resin encapsulating part are simultaneously formed by filling the first and second cavities of the molding die using liquid encapsulant.

Abstract translation: 目的：提供一种用于WBGA（线状球栅阵列）封装的模具模具和使用该模具制造的WBGA封装件，以能够简单地形成第一和第二树脂封装部件，从而容易地控制第一树脂封装部件的高度 并且通过使用密封剂同时填充第一和第二空腔并控制第一腔的深度来防止靠近半导体芯片的背面的拐角部分的损坏。 构造：模具模具（190）设置有具有对应于窗口（122）的第一空腔（172）的下模具（170）和具有对应于带状电路板的第二空腔（182）的上模具（180） （120）位于半导体芯片（110）之间。 此时，通过使用液体密封剂填充成型模具的第一和第二空腔同时形成第一和第二树脂封装部分。

公开(公告)号：KR1020020049720A

公开(公告)日：2002-06-26

申请号：KR1020000078981

申请日：2000-12-20

Applicant: 삼성전자주식회사

Inventor： 김현기 ,  신운하

IPC: H01L21/304

Abstract: PURPOSE: A thin wafer is provided to miniaturize the size of a single package and a stack package in which a plurality of semiconductor chips are stacked, by preventing a semiconductor substrate from being warped even when the thin wafer is reduced or expanded within a predetermined temperature scope and by minimizing the thickness of the semiconductor chip separated from the thin wafer. CONSTITUTION: An integrated circuit is formed on the front surface of a semiconductor substrate(110). A polyimide film(120) is coated on the front surface. A warpage correcting film is coated on the rear surface of the semiconductor substrate. The thermal expansion coefficient of the warpage correcting film corrects the degree of the warpage of the semiconductor substrate by using the difference of the thermal expansion coefficients between the polyimide film and the semiconductor substrate.

Abstract translation: 目的：通过防止半导体衬底翘曲，即使当薄晶片在预定温度内减小或膨胀时，提供了薄的晶片来使单个封装的尺寸和堆叠封装小型化，其中堆叠多个半导体芯片 并且通过最小化与薄晶片分离的半导体芯片的厚度。 构成：在半导体衬底（110）的前表面上形成集成电路。 聚酰亚胺膜（120）涂覆在前表面上。 翘曲校正膜涂覆在半导体衬底的后表面上。 翘曲校正膜的热膨胀系数通过使用聚酰亚胺膜和半导体衬底之间的热膨胀系数的差异来校正半导体衬底的翘曲度。

公开(公告)号：KR1020010002428A

公开(公告)日：2001-01-15

申请号：KR1019990022232

申请日：1999-06-15

Applicant: 삼성전자주식회사

Inventor： 김현기 ,  신운하 ,  김상영 ,  안상호 ,  이규진

IPC: H01L21/78

Abstract: PURPOSE: A semiconductor chip, a manufacturing method thereof and a method of stacking the semiconductor chip are provided to cut a wafer with an etching and back-lap process instead of a sawing and back-lap process to reduce a thickness of the chip, and facilely electrically connect the chips when stacking the chips. CONSTITUTION: The device comprises a semiconductor substrate(120) having a desired thickness between an upper face and a lower face thereof; an internal metal wire(130) formed on an upper face of the semiconductor substrate and including an electrode pad(150); an insulation protecting film(140) formed on the upper face of the semiconductor substrate except the electrode pad; and an external metal wire(170) formed on the insulation protecting film. In the chip, the desired thickness is below 50 Um. A method of stacking the semiconductor chip comprises the steps of; preparing the plurality of semiconductor chips; bonding each chip on an upper face of other chip in order; and connecting each external metal wire at the side of the chip with a conductive interconnector.

Abstract translation: 目的：提供一种半导体芯片及其制造方法以及堆叠半导体芯片的方法，以切割和回填工艺代替切割和回搭工艺来切割晶片以减小芯片的厚度，并且 在堆叠芯片时便于电连接芯片。 构成：该装置包括在其上表面和下表面之间具有期望厚度的半导体衬底（120）; 内部金属线（130），其形成在所述半导体衬底的上表面上并且包括电极焊盘（150）; 绝缘保护膜（140），形成在除了电极焊盘之外的半导体衬底的上表面上; 和形成在绝缘保护膜上的外部金属线（170）。 在芯片中，所需的厚度低于50 Um。 堆叠半导体芯片的方法包括以下步骤： 准备多个半导体芯片; 按顺序将每个芯片粘贴在其他芯片的上表面上; 并且将芯片侧的每个外部金属线与导电互连器连接。