公开(公告)号：KR20210025893A

公开(公告)日：2021-03-10

申请号：KR1020190105873A

申请日：2019-08-28

Applicant: 삼성전자주식회사

Inventor： 강윤구 ,  유원석 ,  안호균 ,  박경욱 ,  이다인

IPC: H01L27/108

CPC classification number: H01L27/10814 ,  G11C5/063 ,  G11C7/18 ,  H01L21/76816 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76837 ,  H01L21/76852 ,  H01L27/10808 ,  H01L27/10835 ,  H01L27/10855 ,  H01L27/1087 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L29/0649

Abstract: 에어 갭 및 씰링층을 갖는 디램 소자 및 그 제조 방법이 설명된다. 본 개시의 실시예들에 의한 씰링층은 제1 방향성 증착 공정을 이용하여 형성된 제1 씰링층 및 제2 방향성 증착 공정을 이용하여 형성된 제2 씰링층을 포함할 수 있다.

公开(公告)号：KR1020140114517A

公开(公告)日：2014-09-29

申请号：KR1020130028060

申请日：2013-03-15

Applicant: 삼성전자주식회사

Inventor： 김영국 ,  안호균 ,  여재현 ,  임바드로 ,  임한진 ,  장성호 ,  전인상

IPC: H01L21/8242 ,  H01L27/108 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L27/10894 ,  H01L21/823412 ,  H01L21/823462 ,  H01L27/10814 ,  H01L27/10861

Abstract: A semiconductor memory device and a method for manufacturing the same are provided. Provided is a substrate including a cell array region and a peripheral circuit region. A silicon-germanium channel layer is formed on the peripheral circuit region. A first insulating layer and a second insulating layer are formed on the silicon-germanium channel layer in order. A conductive layer is formed on the cell array region and the peripheral circuit region. A conductive line is formed in the cell array region by patterning the conductive layer, and a gate electrode is formed in the peripheral circuit region. The first insulating layer is formed at the temperature lower than that of the second insulating layer.

Abstract translation: 提供半导体存储器件及其制造方法。 提供了包括单元阵列区域和外围电路区域的基板。 在外围电路区域上形成硅 - 锗沟道层。 依次在硅 - 锗沟道层上形成第一绝缘层和第二绝缘层。 在单元阵列区域和外围电路区域上形成导电层。 通过对导电层进行构图而在电池阵列区域中形成导线，在外围电路区域形成栅电极。 第一绝缘层形成在比第二绝缘层低的温度下。

公开(公告)号：KR1020140056658A

公开(公告)日：2014-05-12

申请号：KR1020120121385

申请日：2012-10-30

Applicant: 삼성전자주식회사

Inventor： 정성훈 ,  강윤구 ,  안호균 ,  이공수 ,  한재종

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/2409 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144 ,  H01L45/143

Abstract: A method of fabricating a semiconductor device is provided. It includes: a step of forming a first ion injection layer of an amorphous state on a substrate which includes a first conductivity type impurity region; a step of forming semiconductor patterns on the substrate; a step of forming the first doping region of the first conductivity type in the semiconductor patterns; and a step of forming the second doping region of the second conductivity type in the semiconductor patterns. The step of forming the first ion injection layer includes injecting carbon or germanium ions.

Abstract translation: 提供一种制造半导体器件的方法。 它包括：在包括第一导电型杂质区的衬底上形成非晶状态的第一离子注入层的步骤; 在衬底上形成半导体图案的步骤; 在半导体图案中形成第一导电类型的第一掺杂区域的步骤; 以及在半导体图案中形成第二导电类型的第二掺杂区域的步骤。 形成第一离子注入层的步骤包括注入碳或锗离子。

公开(公告)号：KR1020130021661A

公开(公告)日：2013-03-06

申请号：KR1020110084063

申请日：2011-08-23

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  이상준 ,  황인석 ,  전인상 ,  곽병용 ,  안호균

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10852 ,  H01L21/76816 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L28/91

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent a leakage current on an interface by forming an epitaxial layer between an active region and a bottom electrode of a capacitor. CONSTITUTION: A bit line(170) is formed on a substrate(110) including an active region(114). An interlayer dielectric layer is formed on the substrate to cover the bit line. A first hole(1H) passing through the interlayer dielectric layer is formed in the active region. A dummy contact layer is formed by filing the first hole. A mold layer is formed on the interlayer dielectric layer and the dummy contact layer. A second hole(2H) passing through the mold layer is formed on the dummy contact layer. An epitaxial layer(140) is formed in the active region exposed from the bottom of the first hole. A bottom electrode(152) is formed in the inner wall of the first hole and the second hole.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过在电容器的有源区和底电极之间形成外延层来防止界面上的漏电流。 构成：位线（170）形成在包括有源区（114）的衬底（110）上。 在基板上形成层间绝缘层以覆盖位线。 在有源区中形成穿过层间介质层的第一孔（1H）。 虚拟接触层通过填充第一孔而形成。 在层间电介质层和虚拟接触层上形成模层。 在虚拟接触层上形成通过模层的第二孔（2H）。 在从第一孔的底部露出的有源区中形成外延层（140）。 底部电极（152）形成在第一孔的内壁和第二孔中。

公开(公告)号：KR1020070043108A

公开(公告)日：2007-04-25

申请号：KR1020050098970

申请日：2005-10-20

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  김봉현 ,  장병현 ,  안호균 ,  박영욱 ,  강만석

IPC: H01L27/092 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L29/4933

Abstract: 반도체 장치의 제조방법은, 먼저 피모스와 엔모스 영역을 갖는 반도체 기판 상에 게이트 산화막을 형성한다. 이어서 상기 게이트 산화막 상에 엔형 불순물이 도핑된 도프트 폴리 실리콘막을 증착한다. 계속하여 상기 피모스 영역의 상기 도프트 폴리 실리콘막에 피형 불순물을 도핑한다. 다음에 상기 피형 불순물이 도핑된 도핑영역을 포함하는 도프트 폴리 실리콘막 상에 상기 피형 불순물이 아웃 디퓨전 되는 것을 방지하는 확산 방지막을 형성한다. 이어서 상기 결과물을 열처리 공정을 수행한다. 이로써, 상기 열처리 공정에 의하여 피형 불순물이 아웃 디퓨전 되는 현상을 억제할 수 있다.

公开(公告)号：KR101909632B1

公开(公告)日：2018-10-19

申请号：KR1020120002085

申请日：2012-01-06

Applicant: 삼성전자주식회사

Inventor： 한재종 ,  이공수 ,  정성훈 ,  안호균 ,  강윤구

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/124 ,  H01L45/141 ,  H01L45/143 ,  H01L45/144

Abstract: 반도체소자를제공한다. 이반도체소자는반도체기판에제공되며활성영역을한정하는필드영역을포함한다. 상기반도체기판상에층간절연막이제공된다. 상기층간절연막을수직으로관통하는홀 내에반도체패턴이제공된다. 상기반도체패턴은상기활성영역과접촉한다. 상기반도체패턴과상기층간절연막 사이에장벽영역이제공된다. 상기장벽영역은제1 버퍼유전체및 장벽유전체를포함한다. 상기제1 버퍼유전체는상기장벽유전체와상기반도체패턴사이에개재된다. 상기장벽유전체는상기반도체패턴및 상기활성영역과모두이격된다.

公开(公告)号：KR101742817B1

公开(公告)日：2017-06-02

申请号：KR1020110084063

申请日：2011-08-23

Applicant: 삼성전자주식회사

Inventor： 이광욱 ,  이상준 ,  황인석 ,  전인상 ,  곽병용 ,  안호균

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10852 ,  H01L21/76816 ,  H01L27/10855 ,  H01L27/10876 ,  H01L27/10885 ,  H01L27/10888 ,  H01L28/91

Abstract: 반도체소자가제공된다. 본발명의일 실시예에따른반도체소자는, 활성영역을포함하는기판상에비트라인을형성하는단계; 기판상에비트라인을덮는층간절연층을형성하는단계; 활성영역상에층간절연층을관통하는제1 홀을형성하는단계; 제1 홀을매립하여더미콘택층을형성하는단계; 층간절연층및 더미콘택층상에몰드층을형성하는단계; 더미콘택층상에몰드층을관통하는제2 홀을형성하는단계; 제2 홀을통해제1 홀내의더미콘택층을제거하는단계; 제1 홀의저면에노출된활성영역상에에피택셜층을형성하는단계; 및제1 홀및 제2 홀의내벽에하부전극을형성하는단계를포함한다.

公开(公告)号：KR1020130063807A

公开(公告)日：2013-06-17

申请号：KR1020110130376

申请日：2011-12-07

Applicant: 삼성전자주식회사

Inventor： 한재종 ,  권성운 ,  배진혜 ,  이공수 ,  정성훈 ,  강윤구 ,  안호균

IPC: H01L27/10

CPC classification number: H01L45/1233 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2445 ,  H01L45/06 ,  H01L45/141

Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to form semiconductor patterns having fine and uniform widths in the opening part of a mold having a fine width. CONSTITUTION: A lower line(105) is formed in a y-axis direction on a semiconductor substrate(100). An upper line(190) is formed in an x-axis direction vertical to the lower line. A selection element is arranged in the crossing region of the upper line and the lower line. A memory element(180) is arranged between the selection element and the upper line. The selection element includes a semiconductor pattern(160) having a first and a second sidewall.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以在具有微细宽度的模具的开口部分中形成具有精细且均匀宽度的半导体图案。 构成：在半导体衬底（100）上沿y轴方向形成下线（105）。 在垂直于下线的x轴方向上形成上线（190）。 选择元件布置在上线和下线的交叉区域中。 存储元件（180）布置在选择元件和上线之间。 选择元件包括具有第一和第二侧壁的半导体图案（160）。

公开(公告)号：KR1020070066364A

公开(公告)日：2007-06-27

申请号：KR1020050127422

申请日：2005-12-22

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  류정도 ,  김봉현 ,  이용선 ,  안호균 ,  강만석

IPC: H01L21/336

Abstract: A method for forming a gate electrode in a semiconductor device is provided to reduce the heat budget applied to a gate electrode wherein the heat budget is caused by a high-temperature oxide process for recovering a gate oxide layer by forming a nitride layer on the surface of the gate electrode. A gate trench(108) is formed on a semiconductor substrate(100). A gate oxide layer(110) is continuously formed on the semiconductor substrate and the sidewall and bottom of the gate trench. A gate electrode is formed on the gate oxide layer, including a polysilicon layer pattern(112) and a metal silicide layer pattern(114) protruding from the inside of the gate trench to a portion over the semiconductor substrate. A plasma nitridation is performed on the surface of the gate electrode to form a nitride layer pattern(120) on the sidewall of the gate electrode so that the heat budget applied to the inside of the gate electrode is reduced while the silicon atoms existing in the polysilicon layer pattern are diffused to avoid oxidation of the surface of the metal silicide layer pattern. A recovering oxide layer(122) is formed on the gate oxide layer exposed by the nitride layer pattern to recover the damaged gate oxide layer in forming the gate electrode. The metal silicide layer pattern can be made of tungsten silicide by using SiH2Cl2.

Abstract translation: 提供了一种用于在半导体器件中形成栅电极的方法，以减少施加到栅电极的热量预算，其中由用于通过在表面上形成氮化物层来恢复栅氧化层的高温氧化法引起热量预算 的栅电极。 在半导体衬底（100）上形成栅极沟槽（108）。 栅极氧化物层（110）连续地形成在半导体衬底和栅极沟槽的侧壁和底部上。 栅电极形成在栅极氧化层上，包括从栅极沟槽的内部突出到半导体衬底上的部分的多晶硅层图案（112）和金属硅化物层图案（114）。 在栅电极的表面上执行等离子体氮化，以在栅电极的侧壁上形成氮化物层图案（120），使得施加到栅电极内部的热量预算减少，而存在于 多晶硅层图案被扩散以避免金属硅化物层图案的表面的氧化。 在由氮化物层图案露出的栅极氧化物层上形成回收氧化物层（122），以在形成栅电极时恢复损坏的栅氧化层。 金属硅化物层图案可以通过使用SiH 2 Cl 2由硅化钨制成。

公开(公告)号：KR1020070051964A

公开(公告)日：2007-05-21

申请号：KR1020050109403

申请日：2005-11-16

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  류정도 ,  김봉현 ,  강만석 ,  안호균

IPC: H01L21/8238

Abstract: 아킹에 의한 불량이 야기되지 않으면서 고 성능 트랜지스터에 채용되기에 적합한 듀얼 게이트 전극 구조물 형성 방법으로, 먼저 제1 영역 및 제2 영역이 구분된 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 N형 불순물로 도핑된 폴리실리콘막을 형성한다. 상기 제2 영역을 덮고, 이온 주입 시에 발생되는 아킹을 방지하기 위하여 절연 물질로 이루어지는 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 이온 주입 마스크로 사용하고 플라즈마 이온 도핑을 수행하여 상기 제1 영역에 위치하는 폴리실리콘막에 선택적으로 P형 불순물을 도핑한다. 상기 하드 마스크 패턴 및 폴리실리콘막을 패터닝하여 상기 제1 영역 및 제2 영역 각각에 적어도 1개의 게이트 구조물을 형성한다. 상기 방법에 의하면, 플라즈마 이온 도핑 시에 아킹에 의한 불량이 감소되어 고성능 트랜지스터에 적합한 듀얼 게이트 전극을 형성할 수 있다.