公开(公告)号：KR1020100018836A

公开(公告)日：2010-02-18

申请号：KR1020080077531

申请日：2008-08-07

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

Abstract: PURPOSE: An electrode of a semiconductor device and a method for manufacturing the same are provided to reduce contamination of a metal due to the diffusion of a metal atom by preventing the diffusion of the metal atom included in the metal material with a nitride layer. CONSTITUTION: A polysilicon film(102) doped with an impurity is formed on a substrate(100). A hard mask pattern is formed on the polysilicon layer. A pre-polysilicon pattern(106) is formed by etching the polysilicon layer with the hard mask pattern as an etching mask. The surface of the pre-polysilicon pattern is reacted with nitrogen and a nitride film(108) is formed on the surface of the pre-polysilicon pattern. A polysilicon film pattern(110) is formed by etching an exposed part of the pre-polysilicon pattern by the hard mask pattern.

Abstract translation: 目的：提供半导体器件的电极及其制造方法，以通过防止金属材料中包含的金属原子与氮化物层的扩散来减少由于金属原子扩散引起的金属污染。 构成：在衬底（100）上形成掺杂有杂质的多晶硅膜（102）。 在多晶硅层上形成硬掩模图案。 通过用硬掩模图案蚀刻多晶硅层作为蚀刻掩模来形成预多晶硅图案（106）。 预多晶硅图案的表面与氮反应，并且在多晶硅图案的表面上形成氮化物膜（108）。 通过硬掩模图案蚀刻预多晶硅图案的暴露部分来形成多晶硅膜图案（110）。

公开(公告)号：KR100536043B1

公开(公告)日：2005-12-12

申请号：KR1020040048150

申请日：2004-06-25

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  허진화 ,  신유균 ,  구본영 ,  김동찬 ,  류정도

IPC: H01L21/8244 ,  H01L21/336

Abstract: 반도체 구조물들을 수직으로 적층한 반도체 장치 및 그 제조 방법에 있어, 상기 반도체 장치는 제1 기판 상에 형성되고, 제1 게이트 구조물을 포함하는 제1 반도체 구조물과, 상기 제1 기판 상에 형성되고, 평탄한 표면을 갖는 제1 층간 절연막을 포함한다. 그리고, 상기 제1 층간 절연막 상에 형성되고, 단결정 실리콘막 또는 다결정 실리콘막을 포함하는 제2 기판과, 상기 제2 기판 상에 형성되고, 상기 제1 반도체 구조물의 특성에 영향을 끼치지 않는 온도 조건에서 실시하는 공정에 의해 획득하는 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성되고, 패터닝에 의해 획득한 제2 게이트 도전막 패턴을 갖는 제2 게이트 구조물을 포함하는 제2 반도체 구조물을 포함한다.

公开(公告)号：KR101414067B1

公开(公告)日：2014-07-02

申请号：KR1020080077531

申请日：2008-08-07

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  최시영 ,  신유균 ,  박태서 ,  김동찬 ,  유종렬 ,  정성훈 ,  강종훈

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L21/28247 ,  H01L21/3211 ,  H01L21/32137 ,  H01L21/32139 ,  H01L27/10873 ,  H01L27/11 ,  H01L27/1104

Abstract: 반도체 소자의 전극 및 그 형성 방법에서, 반도체 소자의 전극을 형성하기 위하여 기판 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막의 적어도 일부분을 식각함으로써 예비 폴리실리콘 패턴을 형성한다. 상기 예비 폴리실리콘 패턴 표면을 질소와 반응시켜 상기 예비 폴리실리콘 패턴 표면 상에 질화막을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 예비 폴리실리콘 패턴을 식각함으로써 폴리실리콘막 패턴을 형성한다. 상기 방법에 의해 전극을 형성하는 경우, 상기 전극에 포함된 폴리실리콘막 패턴의 불순물 확산이 억제된다.

公开(公告)号：KR1020100033918A

公开(公告)日：2010-03-31

申请号：KR1020090041222

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  김동찬 ,  정성훈 ,  최시영 ,  신유균 ,  박태서 ,  유종렬 ,  강종훈

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/78696 ,  H01L21/2255 ,  H01L29/41725 ,  H01L29/42312 ,  H01L29/66348

Abstract: PURPOSE: A recess channel transistor, a method for forming the same, a semiconductor device including the same, and a manufacturing method thereof are provided to reduce a lump failure due to the concentration of an electric field by rounding a recess channel transistor. CONSTITUTION: A recess channel transistor includes a substrate, a gate oxidation layer(158), a gate electrode(162a), a source/drain. The substrate is divided into an active region(150a) and a device isolation region. The active region includes a recess part. The gate oxidation layer is formed on the inner wall of the recess part and the upper side of the substrate. The thickness of the layer in contact with the sidewalls of the recess unit and the active region is 70% thicker than the layer of the layer on the sidewall of the recess unit. The gate electrode is formed on the gate oxidation layer and is positioned inside the recess part. The source/drain is formed under the substrate on both sides of the gate electrode.

Abstract translation: 目的：提供一种凹槽通道晶体管，其形成方法，包括该凹槽通道晶体管的半导体器件及其制造方法，以通过使凹槽沟道晶体管四舍五入来减少由于电场浓度引起的团块故障。 构成：凹槽沟道晶体管包括衬底，栅极氧化层（158），栅电极（162a），源极/漏极。 衬底被分为有源区（150a）和器件隔离区。 有源区域包括凹部。 栅极氧化层形成在凹部的内壁和基板的上侧。 与凹部单元和有源区域的侧壁接触的层的厚度比凹部单元的侧壁上的层的层厚70％。 栅电极形成在栅氧化层上并位于凹部内。 源极/漏极形成在栅极两侧的衬底下方。

公开(公告)号：KR1020070023384A

公开(公告)日：2007-02-28

申请号：KR1020050077921

申请日：2005-08-24

Applicant: 삼성전자주식회사

Inventor： 장병현 ,  류정도

IPC: H01L21/336

Abstract: 균일한 측벽 프로파일을 갖는 게이트 구조물을 포함하는 트랜지스터의 형성 방법이 개시되어 있다. 반도체 기판 상에 금속을 갖는 도전성 패턴을 포함하는 게이트 구조물을 형성한다. 상기 게이트 구조물의 상면과 측면 및 반도체 기판 표면에 산화물로 이루어지는 라이너막을 형성한다. 상기 라이너막의 표면을 플라즈마 질화처리함으로써 상기 라이너막의 표면을 질화물을 포함하는 차단막으로 형성한다. 상기 차단막이 형성된 게이트 구조물의 상면, 측면 및 반도체 기판의 표면 상에 실질적으로 균일한 두께를 갖는 스페이서막을 형성한다. 그 결과, 상기 게이트 구조물의 측벽 프로파일이 양호한 트랜지스터가 완성된다.

公开(公告)号：KR100487562B1

公开(公告)日：2005-05-03

申请号：KR1020030018275

申请日：2003-03-24

Applicant: 삼성전자주식회사

Inventor： 김원진 ,  박영욱 ,  류정도

IPC: H01L21/31

CPC classification number: H01L21/0209 ,  H01L21/302 ,  H01L21/6708 ,  H01L21/76895 ,  H01L27/10844 ,  H01L27/10882 ,  H01L29/7842

Abstract: 웨이퍼 휘어짐을 억제할 수 있는 반도체 제조방법을 제공한다. 이 방법에 따르면 전면(front side) 및 후면(backside)을 갖는 반도체 기판을 제공하고, 반도체 기판의 전면 및 후면에 적어도 한층의 물질층을 적층한다. 물질층을 선택적으로 식각하여 반도체 기판의 전면에 제1 구조체(first structure)를 형성한다. 반도체 기판 전면의 구조체 및 반도체 기판 후면의 물질층을 덮는 캐핑층을 형성한다. 반도체 기판을 회전시키면서 회전하는 반도체 기판 후면에 식각용액을 공급하여 캐핑층을 선택적으로 제거한다. 캐핑층에 의해 구조체를 보호함과 동시에 반도체 기판의 후면의 물질층을 제거한다. 캐핑층을 패터닝하여 반도체 기판의 전면에 제2 구조체를 형성한다.

公开(公告)号：KR1020100080702A

公开(公告)日：2010-07-12

申请号：KR1020090000113

申请日：2009-01-02

Applicant: 삼성전자주식회사

Inventor： 강종훈 ,  박태서 ,  김동찬 ,  김영석 ,  류정도 ,  유종렬 ,  정성훈 ,  최시영 ,  신유균

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66348 ,  H01L21/02068 ,  H01L21/2253 ,  H01L29/4232

Abstract: PURPOSE: A methods of fabricating a semiconductor device is provided to reduce the load of counter doping by performing a local doping through a conformal doping. CONSTITUTION: A semiconductor substrate including a cell region(A) and a core / a peri area(B) is prepared. A gate insulating layer(121) is formed on semiconductor substrate. The first undoped polysilicon layer(122) is formed on the gate insulating layer. The first doped polysilicon layer(123) is formed on the first undoped polysilicon film. The first doped polysilicon film is removed so that the first undoped polysilicon film is exposed to the outside. The dopant of the first conductivity type is inserted in a part and cell region of the core / peri area.

Abstract translation: 目的：提供制造半导体器件的方法，以通过通过共形掺杂进行局部掺杂来减小反向掺杂的负载。 构成：制备包括单元区域（A）和核心/周边区域（B）的半导体基板。 在半导体衬底上形成栅极绝缘层（121）。 第一未掺杂多晶硅层（122）形成在栅极绝缘层上。 第一掺杂多晶硅层（123）形成在第一未掺杂多晶硅膜上。 去除第一掺杂多晶硅膜，使得第一未掺杂多晶硅膜暴露于外部。 第一导电类型的掺杂剂插入芯/周边区域的一部分和单元区域中。

公开(公告)号：KR1020100013898A

公开(公告)日：2010-02-10

申请号：KR1020080075638

申请日：2008-08-01

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  박태서 ,  강종훈 ,  김동찬 ,  류정도 ,  정성훈 ,  최시영 ,  신유균

IPC: H01L21/22 ,  H01L21/336

CPC classification number: H01L21/823842 ,  H01L21/823828 ,  H01L27/10873 ,  H01L27/10894

Abstract: PURPOSE: A plasma doped semiconductor devices having a dopant loss preventive layer and a method for manufacturing the same are provided to improve electrical properties by forming a gate electrode with a impurity loss prevention film after doping a source gas including a silicon component. CONSTITUTION: A gate dielectric layer(110) is formed on a semiconductor substrate(100). An N type gate electrode wiring(135) is formed on the gate dielectric layer. An NMOS area is covered by a photoresist solution mask and PMOS area is opened. The p type impurity is doped on the PMOS area through a plasma doping process. P type impurity plasma doping and plasma doping through a silicon source gas are performed at the same time and P-type impurity loss prevention film(140) is formed. Mask is eliminated and the gate electrode(115) is formed after cleaning.

Abstract translation: 目的：提供具有掺杂剂损失防止层的等离子体掺杂半导体器件及其制造方法，以在掺杂包括硅成分的源气体之后，通过形成具有杂质损失防止膜的栅电极来改善电性能。 构成：在半导体衬底（100）上形成栅介质层（110）。 在栅极电介质层上形成N型栅电极配线（135）。 NMOS区域被光致抗蚀剂溶液掩模覆盖，并且PMOS区域被打开。 p型杂质通过等离子体掺杂工艺掺杂在PMOS区域上。 通过硅源气体进行P型杂质等离子体掺杂和等离子体掺杂，同时形成P型杂质损失膜（140）。 消除掩模，并且在清洁之后形成栅电极（115）。

公开(公告)号：KR1020080071659A

公开(公告)日：2008-08-05

申请号：KR1020070009787

申请日：2007-01-31

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  황기현 ,  구본영 ,  김철성 ,  허진화

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/02362 ,  H01L21/265 ,  H01L21/28273

Abstract: A method of oxidizing a gate structure and a method of manufacturing a non-volatile memory device are provided to recover a defect on the gate structure without oxidizing a metal pattern in the gate structure by forming a capping layer in the gate structure. A gate structure(140) having an oxide film pattern, a polysilicon film pattern, and a metal pattern is formed on a substrate. Capping oxide layers(145) with a uniform thickness are repeatedly formed on the substrate and the gate structure. A surface of the substrate and a side surface of the polysilicon pattern are oxidized while suppressing an oxidization of the metal pattern in an oxygen atmosphere. The gate structure includes a dielectric film pattern. Control gates having an oxide film pattern, a floating gate, a dielectric film pattern, and a metal are sequentially laminated in the gate structure.

Abstract translation: 提供氧化栅极结构的方法和制造非易失性存储器件的方法，以通过在栅极结构中形成覆盖层来在栅极结构中氧化金属图案来恢复栅极结构上的缺陷。 在基板上形成具有氧化膜图案，多晶硅膜图案和金属图案的栅极结构（140）。 在衬底和栅极结构上重复形成具有均匀厚度的覆盖氧化物层（145）。 衬底的表面和多晶硅图案的侧表面被氧化，同时抑制氧气氛中的金属图案的氧化。 栅极结构包括电介质膜图案。 在栅极结构中依次层叠具有氧化膜图案，浮栅，电介质膜图案和金属的控制栅极。

公开(公告)号：KR1020060135126A

公开(公告)日：2006-12-29

申请号：KR1020050054804

申请日：2005-06-24

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  박영욱 ,  김봉현 ,  강만석 ,  장병현

IPC: H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0337 ,  H01L21/308 ,  H01L21/31144

Abstract: A method for forming a pattern in a semiconductor device is provided to form a pattern of a micro pattern by repeating a series of deposition and etching processes. A first sacrificial layer is formed on a substrate, and then is patterned to form a line type sacrificial pattern on the substrate. A spacer film is deposited along a profile of an upper portion of the sacrificial pattern in a uniform thickness. The spacer film is partially removed to expose the substrate and thus form spacer having a first line width on sidewalls of the sacrificial pattern and a second pattern(112) having a second line width wider than the first line width. A second sacrificial film is formed to sufficiently bury the spacers and the second pattern. The spacers and the second pattern are subjected to a planarization process to form first pattern(116).

Abstract translation: 提供了一种在半导体器件中形成图案的方法，以通过重复一系列沉积和蚀刻工艺形成微图案的图案。 第一牺牲层形成在衬底上，然后被图案化以在衬底上形成线型牺牲图案。 沿着牺牲图案的上部的轮廓以均匀的厚度沉积间隔膜。 间隔膜被部分去除以暴露衬底，从而形成具有在牺牲图案的侧壁上的第一线宽度的间隔物和具有比第一线宽宽的第二线宽的第二图案（112）。 形成第二牺牲膜以充分地埋置间隔物和第二图案。 对间隔物和第二图案进行平坦化处理以形成第一图案（116）。