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公开(公告)号：KR1020080046827A
公开(公告)日：2008-05-28
申请号：KR1020060116328
申请日：2006-11-23
Applicant: 삼성전자주식회사
CPC classification number: H05K1/02 , H01L23/498 , H01L24/02 , H01L24/03 , H01L24/11 , H01L2224/03 , H01L2224/0401 , H01L2224/11009 , H01L2224/16 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01028 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/05042 , H01L2924/14 , H05K1/09 , H05K3/0052 , H05K3/243 , H05K3/4007 , H05K2201/0391 , H05K2201/09781 , H05K2203/0315 , H05K2203/175
Abstract: A method of fabricating an electronic device having a sacrificial anode, and an electronic device fabricated by the same are provided to suppress corrosion of a metal interconnection by forming a sacrificial pattern electrically connected to the metal interconnection, thereby preventing deterioration of electrical properties of the electrical device. A method of fabricating an electronic device comprises the steps of: preparing a substrate(1) having a first area(C) and a second area(S); forming a metal interconnection(5) extending from the first area to the second area on the substrate; forming an insulating layer(10) on the substrate; forming a sacrificial pattern(15) electrically connected to the metal interconnection, wherein the sacrificial pattern is formed on the second area to act as a sacrificial anode of cathodic projection for preventing corrosion of the metal interconnection; and patterning the insulating layer to form an opening(10b) which exposes the metal interconnection on the first area.
Abstract translation: 提供一种制造具有牺牲阳极的电子器件的方法和由其制造的电子器件，以通过形成与金属互连电连接的牺牲图案来抑制金属互连的腐蚀，从而防止电气性能的劣化 设备。 一种制造电子器件的方法包括以下步骤：制备具有第一区域（C）和第二区域（S）的衬底（1）; 形成从所述第一区域延伸到所述基板上的所述第二区域的金属互连（5）; 在所述基板上形成绝缘层（10）; 形成电连接到所述金属互连的牺牲图案（15），其中所述牺牲图案形成在所述第二区域上，以用作阴极突起的牺牲阳极，以防止金属互连的腐蚀; 以及图案化所述绝缘层以形成在所述第一区域上暴露所述金属互连的开口（10b）。
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公开(公告)号：KR1020070077685A
公开(公告)日：2007-07-27
申请号：KR1020060007402
申请日：2006-01-24
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/48091 , H01L2224/97 , H01L2924/181 , H01L24/10 , H01L21/7806 , H01L23/28 , H01L25/074 , H01L2924/00014 , H01L2924/00012
Abstract: A semiconductor package and a manufacturing method thereof are provided to prevent the generation of warpage of the semiconductor package due to the thermal stress by forming previously a solder bump on a circuit board. A semiconductor package(200) includes a circuit board, an upper chip and a first resin encapsulating part. The circuit board has upper and lower surfaces. A plurality of solder bumps are formed at a peripheral region of the upper surface of the circuit board. The upper chip is mounted on the circuit board between the solder bumps. The first resin encapsulating part(140) is used for sealing the circuit board including the upper chip except a portion of each solder bump.
Abstract translation: 提供一种半导体封装及其制造方法，用于通过在电路板上预先形成焊料凸块来防止由于热应力而产生半导体封装的翘曲。 半导体封装（200）包括电路板，上芯片和第一树脂封装部。 电路板具有上表面和下表面。 在电路板的上表面的周边区域形成有多个焊锡凸块。 上芯片安装在电路板之间的焊锡凸块之间。 第一树脂封装部（140）用于密封除了每个焊料凸块的一部分之外的包括上芯片的电路板。
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公开(公告)号：KR100905719B1
公开(公告)日：2009-07-01
申请号：KR1020070060686
申请日：2007-06-20
Applicant: 삼성전자주식회사
CPC classification number: H01L23/49558 , H01L23/16 , H01L23/3107 , H01L2225/1029 , H01L2924/0002 , H01L2924/3511 , H01L2924/00
Abstract: 반도체 칩; 상기 반도체 칩을 감싸는 봉지재; 외부로 노출되는 리드부; 상기 반도체 칩 또는 상기 봉지재의 열응력이 상기 리드부로 전달되지 않도록 흡수하는 열응력 흡수 부재; 를 포함하는 것을 특징으로 하는 반도체 패키지가 개시된다.
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公开(公告)号：KR100835277B1
公开(公告)日：2008-06-05
申请号：KR1020060116328
申请日：2006-11-23
Applicant: 삼성전자주식회사
CPC classification number: H05K1/02 , H01L23/498 , H01L24/02 , H01L24/03 , H01L24/11 , H01L2224/03 , H01L2224/0401 , H01L2224/11009 , H01L2224/16 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01028 , H01L2924/01029 , H01L2924/0103 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/05042 , H01L2924/14 , H05K1/09 , H05K3/0052 , H05K3/243 , H05K3/4007 , H05K2201/0391 , H05K2201/09781 , H05K2203/0315 , H05K2203/175
Abstract: 희생 양극을 갖는 전자 장치의 제조방법 및 그에 의해 제조된 전자 장치가 제공된다. 이 전자장치의 제조방법은 제 1 영역 및 제 2 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판 상에 상기 제1 영역으로부터 상기 제2 영역으로 연장된 금속 배선을 형성한다. 상기 금속 배선을 갖는 기판 상에 절연막을 형성한다. 상기 금속 배선에 전기적으로 접속된 희생 패턴을 형성하되, 상기 희생 패턴은 상기 제2 영역 상에 위치하여 상기 금속 배선의 부식방지를 위한 음극화 보호(cathodic protection)의 희생 양극(sacrificial anode)으로 작용한다. 상기 절연막을 패터닝하여 상기 제1 영역 상의 상기 금속 배선을 노출시키는 개구부를 형성한다.
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Patent Agency Ranking6.发明授权
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公开(公告)号：KR100335717B1
公开(公告)日：2002-05-08
申请号：KR1020000007759
申请日：2000-02-18
Applicant: 삼성전자주식회사
IPC: G06K19/00
Abstract: 본 발명은 디지털 기기 등에서 데이터 저장, 재생의 용도로 사용되는 고용량 메모리 카드에 관한 것이다. 종래의 메모리 카드는 제한된 크기의 패키지 내부에 탑재할 수 있는 메모리 칩의 개수가 한정될 뿐만 아니라, 제조공정상, 테스트상의 여러 문제들로 인하여 메모리 용량 확장이 곤란하였다. 본 발명에 따른 메모리 카드는 각각 2개 이상의 메모리 칩이 내장된 2개의 패키지를 베이스 카드에 결합하는 구성을 가지기 때문에, 종래의 문제점을 해결함과 동시에 4배 이상의 용량 확장이 가능해진다. 2개의 패키지는 서로 마주 보는 형태로 베이스 카드에 결합되며, 베이스 카드에 형성된 연결수단을 통하여 전기적으로 연결된다. 각각의 패키지에 탑재된 2개 이상의 메모리 칩은 기판 패드에 공통으로 연결되며, 기판 패드에 연결된 접속 패드는 베이스 카드의 연결수단에 접합되어 메모리 카드의 외부 접촉 패드로 연결된다. 본 발명의 메모리 카드에 사용되는 메모리 칩은 주로 비휘발성 메모리 칩이며, MP3 플레이어, 디지털 카메라 등의 디지털 기기에 데이터 저장 및 재생용으로 사용된다.
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公开(公告)号：KR1019990056994A
公开(公告)日：1999-07-15
申请号：KR1019970077030
申请日：1997-12-29
Applicant: 삼성전자주식회사
Inventor： 염근대
IPC: H01L23/36
Abstract: 본 발명은 대전력 반도체소자용 리드프레임의 방열판에 가공되는 딤플 형상을 개선하여 소자의 신뢰도를 높이는 것에 관한 것이다. 본 발명은 방열판과 EMC와의 경계면에 딤플을 형성함에 있어서, 딤플과 EMC와의 접촉면적을 증가시켜서 소자내부에서 발생하는 층간들뜸(delamination)이 패키지 외곽으로 진행하는 것을 억제하는 것을 목적으로 한다. 본 발명은 대전력 소자, 기타 방열판이 부착된 리드프레임을 갖는 반도체소자에 적용가능하다.
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公开(公告)号：KR1020110094465A
公开(公告)日：2011-08-24
申请号：KR1020100013855
申请日：2010-02-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L23/3121 , H01L23/49811 , H01L24/48 , H01L24/73 , H01L2224/09517 , H01L2224/32225 , H01L2224/33517 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/00014 , H01L2924/15313 , H01L2924/181 , Y10S438/948 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: PURPOSE: A land grid array package capable of decreasing a height difference between a land and a solder resist are provided to suppress the crack of a semiconductor chip by forming a support layer lower than a solder resist layer which is arranged in the bottom of the substrate. CONSTITUTION: In a land grid array package capable of decreasing a height difference between a land and a solder resist, a semiconductor package manufacturing substrate comprises a plurality of lands(104) on the bottom. A semiconductor chip is loaded on the top of a substrate. A connection member connects the semiconductor chip to a substrate. A support layer(118A) is partly installed on the land surface of the substrate. The height of the support layer is lower than the solder resist which is formed on the substrate.
Abstract translation: 目的：提供能够降低焊盘和阻焊剂之间的高度差的焊盘阵列封装，以通过形成比布置在基板的底部中的阻焊层更低的支撑层来抑制半导体芯片的裂纹 。 构成：在能够降低焊盘和阻焊剂之间的高度差的焊盘栅格阵列封装中，半导体封装制造衬底包括底部上的多个焊盘（104）。 将半导体芯片装载到基板的顶部。 连接构件将半导体芯片连接到基板。 支撑层（118A）部分地安装在基板的表面上。 支撑层的高度低于形成在基板上的阻焊剂。
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公开(公告)号：KR1020090022433A
公开(公告)日：2009-03-04
申请号：KR1020070087780
申请日：2007-08-30
Applicant: 삼성전자주식회사
CPC classification number: H01L25/0657 , H01L24/48 , H01L24/49 , H01L24/73 , H01L24/83 , H01L2224/05554 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/4912 , H01L2224/49175 , H01L2224/73265 , H01L2224/83 , H01L2224/92247 , H01L2225/0651 , H01L2924/00014 , H01L2924/01006 , H01L2924/01033 , H01L2924/01083 , H01L2924/014 , H01L2924/07802 , H01L2924/15311 , H01L2924/181 , H01L2924/00 , H01L2924/3512 , H01L2924/00012 , H01L2224/45099 , H01L2224/05599
Abstract: A semiconductor package is provided to prevent damage or a crack of a semiconductor chip in a bonding wire process by covering an active surface of the semiconductor chip except the bonding wire area by using a spacer tape. A semiconductor package(100) includes a first semiconductor chip(130) and a cover(140). A bonding pad area is formed in the upper side of the first semiconductor chip. A cover covers the upper surface of the first semiconductor chip except the bonding pad area. The bonding pad area is arranged in the edge of the first semiconductor chip. The bonding pad area includes a plurality of wire bonding pads(132). The plurality of bonding wires(134) are electrically connected to the plurality of wire bonding pads.
Abstract translation: 提供半导体封装以通过使用间隔带覆盖除接合线区域之外的半导体芯片的有源表面来防止接合线工艺中的半导体芯片的损坏或裂纹。 半导体封装（100）包括第一半导体芯片（130）和盖（140）。 在第一半导体芯片的上侧形成有焊盘区域。 覆盖除了焊盘区域之外的第一半导体芯片的上表面。 焊盘区域布置在第一半导体芯片的边缘中。 焊盘区域包括多个引线接合焊盘（132）。 多个接合线（134）电连接到多个引线接合焊盘。
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