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公开(公告)号：KR102237700B1
公开(公告)日：2021-04-08
申请号：KR1020130145724A
申请日：2013-11-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 상술한 본 발명의 일 목적을 달성하기 위한 수직형 메모리 장치는 복수의 채널 어레이들, 전하 저장막 구조물, 복수의 게이트 전극들을 포함한다. 상기 채널 어레이는 각각이 상기 제1 방향을 따라 연장되고, 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 보았을 때 상기 기판의 제1 영역의 중앙부에 위치하며, 상기 제3 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(channel column), 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제1 채널들로부터 상기 제3 방향과 예각을 이루는 제4 방향에 각각 배치되는 복수의 제2 채널들을 포함하는 제2 채널 열 및 상기 제3 방향에서 보았을 때 상기 제1 영역의 가장자리에 위치하며, 상기 제2 채널들로부터 상기 제2 방향으로 이격되어 배치되는 복수 개의 제3 채널들을 포함하는 제3 채널 열을 포함한다. 상기 전하 저장막 구조물은 상기 기판의 상면에 평행한 제2 방향을 따라 상기 각 채널들의 측벽 상에 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 포함한다.
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公开(公告)号：KR102245649B1
公开(公告)日：2021-04-29
申请号：KR1020140037894
申请日：2014-03-31
Applicant: 삼성전자주식회사
IPC: H01L27/11556 , H01L27/11521 , H01L29/423 , H01L29/66
Abstract: 반도체장치및 그제조방법이제공된다. 기판상에교대로반복적층된절연막들과게이트전극들을포함하는적층구조체, 및적층구조체를관통하는수직채널구조체들이제공된다. 각수직채널구조체의하부에는기판으로연장되는제1 수직채널패턴이배치되고, 그측벽에는게이트산화막이형성된다. 수직채널구조체들사이의기판에리세스영역이형성된다. 리세스영역내에는버퍼산화막이형성되고, 버퍼산화막과접하며버퍼산화막의성장을억제하는산화억제층이리세스영역을감싸며기판에제공된다.
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公开(公告)号：KR101805769B1
公开(公告)日：2017-12-08
申请号：KR1020100119904
申请日：2010-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L21/762 , H01L21/76224 , H01L27/1157 , H01L27/11582
Abstract: 3차원반도체기억소자의제조방법을제공한다. 본발명의실시예들에따르면, 계단식패드들을갖는평판적층구조체를복수의서브-평판적층구조체로분리한후에수직형활성패턴을형성하거나, 수직형활성패턴을갖는평판적층구조체를서브-평판적층구조체들로분리한후에, 서브-평판적층구조체에계단식구조의패드들을형성할수 있다. 이에따라, 수직형활성패턴에가해지는스트레스를최소화하여우수한신뢰성을갖는 3차원반도체기억소자를구현할수 있다.
Abstract translation: 提供了一种制造三维半导体存储器件的方法。 根据具有级联焊盘多个子板叠层形成垂直有源图案hanhue结构中，通过分离，或者提供具有垂直有源图案板层叠结构的平板叠层结构的本发明的实施例中，在扁平层叠结构 可以在次平面层压结构中形成垫。 因此，可以使施加到垂直有源图案的应力最小化，并且可以实现具有优异可靠性的三维半导体存储器件。
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公开(公告)号：KR101749056B1
公开(公告)日：2017-07-04
申请号：KR1020100084971
申请日：2010-08-31
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L29/792
CPC classification number: H01L27/11582 , H01L27/1157
Abstract: 3차원반도체장치가제공된다. 이장치는기판상에적층된복수개의도전패턴들, 상기도전패턴들을관통하는반도체패턴, 및상기반도체패턴과상기도전패턴들의측벽들사이에배치되는터널절연막, 전하저장막, 및블록킹절연막을포함하되, 상기터널절연막은상기반도체패턴의측벽을따라수직적으로연장되고, 상기블록킹절연막은상기도전패턴들각각의측벽상에서상면및 하면상으로수평적으로연장될수 있다.
Abstract translation: 提供三维半导体器件。 该器件包括堆叠在衬底上的多个导电图案，穿透导电图案的半导体图案以及设置在半导体图案与导电图案的侧壁之间的隧道绝缘层，电荷存储层和阻挡绝缘层， 隧道绝缘层沿着半导体图案的侧壁垂直延伸，并且阻挡绝缘层可以在导电图案的侧壁上的顶表面和底表面上水平地延伸。
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公开(公告)号：KR101688604B1
公开(公告)日：2016-12-23
申请号：KR1020100064411
申请日：2010-07-05
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/788 , H01L23/5384 , H01L27/11551 , H01L27/11556 , H01L27/11578 , H01L29/66825 , H01L29/66833 , H01L29/7889 , H01L29/792 , H01L29/7926 , H01L2924/0002 , H01L2924/00
Abstract: 3차원반도체장치및 그제조방법이제공된다. 이장치는수직하게차례로적층된주형막들, 적층된주형막들사이에배치되는도전패턴, 적층된주형막들을수직하게관통하는플러깅패턴, 도전패턴과플러깅패턴사이에배치되는중간개재패턴, 그리고중간개재패턴에의해수직하게분리되면서주형막들과플러깅패턴사이에배치되는보호막패턴들을포함한다.
Abstract translation: 提供三维半导体器件。 该装置可以包括垂直和顺序堆叠的模具层，堆叠的模具层之间的导电图案，垂直穿过堆叠的模具层的插入图案，导电图案和插入图案之间的中间图案，以及模具层之间的保护层图案 和封堵图案，其中保护层图案由中间图案分离。
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Patent Agency Ranking
公开(公告)号：KR1020160020019A
公开(公告)日：2016-02-23
申请号：KR1020140104417
申请日：2014-08-12
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/788
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11597
Abstract: 3차원반도체장치는셀 어레이영역, 워드라인콘택영역및 주변회로영역을포함하는기판, 상기셀 어레이영역에서워드라인콘택영역으로연장되어상기기판상에적층된게이트전극들, 상기셀 어레이영역의게이트전극들을관통하여상기기판의활성영역을노출하는채널홀, 상기워드라인콘택영역의게이트전극들을관통하여기판의소자분리막을노출하는더미홀을포함하되, 상기더미홀을제외한상기채널홀 내에만반도체패턴이형성될수 있다.
Abstract translation: 三维半导体器件包括：衬底，其包括单元阵列区域，字线接触区域和外围电路区域; 栅极电极，其从单元阵列区域延伸到字线接触区域，并且堆叠在基板上; 通孔，其穿透电池阵列区域的栅电极以暴露衬底的有源区; 以及穿透字线接触区域的栅电极以露出衬底的器件隔离层的虚拟孔。 半导体图案只能在除了虚拟孔之外的通道孔中形成。
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公开(公告)号：KR1020150087721A
公开(公告)日：2015-07-30
申请号：KR1020140007963
申请日：2014-01-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/0207 , H01L27/11565 , H01L27/1157
Abstract: 수직형메모리장치및 수직형메모리장치의제조방법을개시한다. 상기수직형메모리장치는기판, 복수개의채널들, 전하저장막구조물, 게이트전극들및 복수개의지지부들을구비한다. 상기기판은교대로반복되어배치된제1 영역들및 제2 영역들을포함한다. 상기복수개의채널들은상기기판의상기제1 영역내에배치되며, 기판상면에수직한제1 방향을따라연장된다. 상기전하저장막구조물은상기기판의상기제1 영역내에배치되며, 상기기판의상면에평행한제2 방향을따라상기각 채널들의측벽상에적층된다. 상기복수개의게이트전극들은상기기판의상기제1 영역내에배치되며, 상기각 전하저장막구조물들의측벽상에상기제1 방향을따라서로이격되도록배치된다. 상기지지부들은상기기판의상기제2 영역내에배치되며, 적어도하나의상기게이트전극들과접촉하며, 상기제2 방향에수직한제3 방향을따라서로이격되어배치된다.
Abstract translation: 公开了垂直存储器件及其制造方法。 本发明的一个目的是提供一种具有改善的可靠性的垂直存储装置。 垂直存储装置包括基板，多个通道，电荷存储膜结构，栅电极和多个支撑单元。 基板包括交替布置的第一和第二区域。 通道布置在基板的第一区域的内部并且沿着垂直于基板的上侧的第一方向延伸。 电荷存储膜结构布置在第一区域的内部，并且沿着平行于基板的上侧的第二方向层叠在每个通道的侧壁上。 栅极布置在基板的第一区域的内部，并且布置在沿着第一方向分离的每个电荷存储膜结构的侧壁上。 支撑单元布置在基板的第二区域的内部并且与至少一个栅电极接触并且沿着垂直于第二方向的第三方向分开布置。
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公开(公告)号：KR1020150061429A
公开(公告)日：2015-06-04
申请号：KR1020130145552
申请日：2013-11-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11563 , H01L27/11517 , H01L27/11582 , H01L29/511 , H01L29/518 , H01L29/66833 , H01L29/7889 , H01L29/7926
Abstract: 수직형메모리장치는기판, 적어도하나의제1 셀블록및 적어도하나의제2 셀블록을포함한다. 기판은중앙영역및 주변영역을포함한다. 제1 셀블록은중앙영역상에배치되며, 기판상면에대해수직한제1 방향으로연장되는채널및 채널의외측벽을감싸며제1 방향을따라서로이격되어적층되는게이트라인들을포함한다. 제2 셀블록은주변영역상에배치되며, 채널및 게이트라인들을포함하고, 제1 셀블록보다큰 너비를갖는다. 주변영역에상대적으로너비가큰 제2 셀블록을배치하여주변영역상에서의불량을방지할수 있다.
Abstract translation: 垂直存储器件包括衬底，至少一个第一电池块和至少一个第二电池块。 基板包括中心区域和周边区域。 第一电池块设置在中心区域上，包围沿垂直于衬底的上表面的第一方向延伸的通道和通道的外壁，并且包括沿着第一方向排列并彼此分离的栅极线。 第二单元块设置在周边区域上，包括沟道和栅极线，并且具有比第一单元块更大的宽度。 相对较宽的第二电池块设置在外围区域上以防止外围区域上的缺陷。
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公开(公告)号：KR1020120048791A
公开(公告)日：2012-05-16
申请号：KR1020100110153
申请日：2010-11-08
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L27/105 , H01L27/11573 , H01L27/11575 , H01L21/28282 , H01L21/823487
Abstract: PURPOSE: A method for manufacturing a vertical semiconductor device is provided to uniformly maintain the electrical characteristic of a selection transistor on a top portion by forming vertical channels to have a uniform height. CONSTITUTION: A first etch stop layer pattern(106a) and a pad oxide film pattern are formed on a substrate(100) of a peri region. A first preliminary mold structure is formed on a substrate of a cell region. The first preliminary mold structure comprises sacrificial layer patterns(121a,121b,121c) and interlayer dielectric film patterns(123a,123b,123c). A dielectric material layer(124) is filled to cover the first preliminary mold structure. A second preliminary mold structure is formed on the dielectric material layer.
Abstract translation: 目的：提供一种用于制造垂直半导体器件的方法，通过形成垂直沟道以使其均匀地保持在顶部上的选择晶体管的电特性。 构成：在周边区域的基板（100）上形成第一蚀刻停止层图案（106a）和焊盘氧化膜图案。 在单元区域的基板上形成第一初步模具结构。 第一初步模具结构包括牺牲层图案（121a，121b，121c）和层间绝缘膜图案（123a，123b，123c）。 介电材料层（124）被填充以覆盖第一初步模具结构。 在电介质材料层上形成第二初步模具结构。
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公开(公告)号：KR1020120015884A
公开(公告)日：2012-02-22
申请号：KR1020100078387
申请日：2010-08-13
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/78 , H01L21/335
CPC classification number: H01L27/11578 , H01L27/11582 , H01L29/7926 , H01L21/823475 , H01L21/823487 , H01L29/7802
Abstract: PURPOSE: A semiconductor device including a vertical channel pattern is provided to seclude oxidant of a wet oxidation process to penetrate into a channel region of a transistor by using an insulating pattern which contacts with a semiconductor substrate. CONSTITUTION: A first cell string(CSTR0) comprises first to third insulating patterns(15,35,55) and a first and conductive pattern(115). A channel hole(60) passes through the conductive pattern. A data storage pattern(75), a vertical channel pattern(84), and a filling pattern(94) are located on the sidewall of the conductive pattern. A concave part(105) is formed on a semiconductor substrate(3) which is contiguous to the first cell string. The concave part is recessed as the predetermined depth(D) from a major surface(MS) of the semiconductor substrate.
Abstract translation: 目的：提供一种包括垂直沟道图案的半导体器件，以通过使用与半导体衬底接触的绝缘图案来防止湿式氧化过程的氧化剂渗入晶体管的沟道区。 构成：第一单元串（CSTR0）包括第一至第三绝缘图案（15,35,55）和第一导电图案（115）。 通道孔（60）穿过导电图案。 数据存储图案（75），垂直沟道图案（84）和填充图案（94）位于导电图案的侧壁上。 在与第一电池串相邻的半导体衬底（3）上形成凹部（105）。 凹部从半导体基板的主表面（MS）凹入预定深度（D）。
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