公开(公告)号：KR1020170027048A

公开(公告)日：2017-03-09

申请号：KR1020150123466

申请日：2015-09-01

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  강대림 ,  엄명윤 ,  이정효 ,  정재엽 ,  황준선 ,  정보철

IPC: H01L29/78

CPC classification number: H01L27/0886 ,  H01L21/823481 ,  H01L29/0847 ,  H01L29/408 ,  H01L29/42376 ,  H01L29/4238

Abstract: 칩의이용면적을높이고집적도를향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는, 서로간에단변을마주하고, 서로간에이격되는제1 핀형패턴및 제2 핀형패턴, 상기제1 핀형패턴및 상기제2 핀형패턴의주변에배치되는제1 필드절연막, 상기제1 핀형패턴및 상기제2 핀형패턴사이에배치되는제2 필드절연막및 제3 필드절연막으로, 상기제2 및제3 필드절연막의상면은각각상기제1 필드절연막의상면보다위로돌출되는제2 및제3 필드절연막, 상기제1 핀형패턴상에, 상기제1 핀형패턴과교차하는제1 게이트, 상기제2 필드절연막상에형성되는제2 게이트, 및상기제3 필드절연막상에형성되는제3 게이트을포함하되, 상기제1 게이트및 상기제2 게이트사이의이격된거리는상기제2 게이트및 상기제3 게이트사이의이격된거리와동일하다.

Abstract translation: 一种半导体器件，包括：第一鳍状图案和第二鳍状图案，其具有彼此相对的彼此分离的短边;第一场绝缘层，其围绕第一鳍状图案和第二鳍状图案;第二场隔绝 层和第三场绝缘层，位于第一鳍状图案和第二鳍状图案之间，形成在第一鳍状图案上以与第一鳍状图案相交的第一栅极，形成在第二场绝缘层上的第二栅极 以及形成在第三场绝缘层上的第三栅极，其中第二和第三场绝缘层的上表面比第一场绝缘层的上表面进一步向上突出，并且第一栅极和第二栅极之间的距离 栅极等于第二栅极和第三栅极之间的距离。

公开(公告)号：KR1020160103424A

公开(公告)日：2016-09-01

申请号：KR1020150025919

申请日：2015-02-24

Applicant: 삼성전자주식회사

Inventor： 정재엽 ,  이윤석 ,  김현조 ,  박세완 ,  이화성 ,  정보철 ,  정희돈

IPC: H01L29/78

CPC classification number: H01L21/823481 ,  H01L21/8232 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/10879 ,  H01L29/0649 ,  H01L29/0843 ,  H01L29/1033 ,  H01L29/41791 ,  H01L29/785 ,  H01L29/7855 ,  H01L29/7831

Abstract: 집적회로소자는서로다른도전형채널영역을가지는제1 핀형활성영역의양 측벽을덮는제1 소자분리막및 제2 소자분리막을포함한다. 제1 소자분리막과제2 소자분리막은서로다른적층구조를가진다. 집적회로소자를제조하기위하여제1 핀형활성영역및 제2 핀형활성영역을형성한후, 제1 핀형활성영역의양 측벽을덮는제1 소자분리막과제2 핀형활성영역의양 측벽을덮는제2 소자분리막을형성한다. 제1 소자분리막및 제2 소자분리막은서로다른적층구조를가지도록형성한다.

Abstract translation: 集成电路器件包括具有不同导电类型沟道区的第一和第二鳍状有源区，其中第一器件隔离层覆盖第一鳍式有源区的两个侧壁，第二器件隔离层覆盖第二鳍的两个侧壁 型活性区。 第一器件隔离层和第二器件隔离层具有不同的堆叠结构。 为了制造集成电路器件，覆盖第一鳍式有源区的两个侧壁的第一器件隔离层和覆盖第二鳍式有源区的人行道的第二器件隔离层在第​​一鳍式有源区 并形成第二鳍型有源区。 第一器件隔离层和第二器件隔离层形成为具有不同的堆叠结构。

公开(公告)号：KR1020160088079A

公开(公告)日：2016-07-25

申请号：KR1020150007315

申请日：2015-01-15

Applicant: 삼성전자주식회사

Inventor： 유정균 ,  박세완 ,  성백민 ,  정보철

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L27/0886 ,  H01L21/823431 ,  H01L21/823481 ,  H01L29/0649 ,  H01L29/7851 ,  H01L29/7853 ,  H01L29/7854 ,  H01L29/785 ,  H01L29/66795 ,  H01L29/7843

Abstract: 핀과같은형상의전계효과트랜지스터(FINFET)의채널형상조절을통한폭 효과(width effect)를증가시킴으로써, 성능을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는서로마주보는제1 측벽및 제2 측벽을포함하는제1 핀형패턴, 및상기제1 핀형패턴의일부와접촉하는필드절연막을포함하고, 상기제1 핀형패턴은상기필드절연막과접하는하부와, 상기필드절연막과비접촉하는상부와, 상기제1 핀형패턴의하부와상기제1 핀형패턴의상부사이의제1 경계선과, 상기제1 경계선과직교하고상기제1 핀형패턴의상부의최상부와만나는제1 핀중심선을포함하고, 상기제1 핀중심선을기준으로, 상기제1 핀형패턴의상부의제1 측벽과상기제1 핀형패턴의상부의제2 측벽은비대칭이다.

Abstract translation: 本发明提供一种能够通过Fin场效应晶体管（FinFET）的沟道形状调整来增加宽度效应来提高性能的半导体器件。 半导体器件包括：第一pin型图案，包括第一侧壁和第二侧壁，所述第一侧壁和第二侧壁彼此面对; 以及与第一pin型图案的一部分接触的场绝缘膜。 第一针型图案包括：与场绝缘膜接触的下部; 上部不与现场绝缘膜接触; 在第一pin型图案的下部和第一pin型图案的上部之间的第一边界线; 以及垂直于第一边界线并与上部的最上部接触的第一销中心线。 基于第一销中心线，第一销型图案的上部中的第一侧壁和第一销型图案的上部中的第二侧壁是不对称的。