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公开(公告)号：KR100840787B1
公开(公告)日：2008-06-23
申请号：KR1020070018200
申请日：2007-02-23
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/0847 , H01L29/0692 , H01L29/42368 , H01L29/66659 , H01L29/7835
Abstract: A semiconductor device and a manufacturing method thereof are provided to prevent a current crowding phenomenon at an edge of a drain region by forming a channel region with the same width as a source region. An active region is formed on a semiconductor substrate and includes a first impurity region, a second impurity region, and a channel region, which is formed between the first and second impurity regions. Field regions are formed on the semiconductor substrate to be partially overlapped with the first and second impurity regions, such that an active region is defined. A source region(600) is formed on the first impurity region with a first width. The source region is adjacent to the channel region. A drain region(700) is formed on the second impurity region width a second width and isolated from the channel region on the other side of the source region. A gate structure(500) is formed on the channel region.
Abstract translation: 提供半导体器件及其制造方法，通过形成与源极区域宽度相同的沟道区域来防止漏极区域的边缘处的电流拥挤现象。 有源区形成在半导体衬底上，并且包括形成在第一和第二杂质区之间的第一杂质区，第二杂质区和沟道区。 场区域形成在半导体衬底上以与第一和第二杂质区域部分重叠，从而限定有源区域。 源区域（600）以第一宽度形成在第一杂质区域上。 源极区域与沟道区域相邻。 漏区700在第二杂质区宽度上形成第二宽度，并与源极区另一侧的沟道区隔离。 栅极结构（500）形成在沟道区上。
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公开(公告)号：KR100836767B1
公开(公告)日：2008-06-10
申请号：KR1020070011692
申请日：2007-02-05
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/1033 , H01L29/0653 , H01L29/0692 , H01L29/0847 , H01L29/66659 , H01L29/7833 , H01L29/7834 , H01L29/7835
Abstract: A semiconductor device having a MOS transistor controlling a high voltage and a method for forming the semiconductor device are provided to increase a breakdown voltage of a high voltage MOS(Metal Oxide Semiconductor) transistor by minimizing a focusing of an electric field. A semiconductor device includes a field insulation film, a gate(116), a channel region, a highly doped region, and a lightly doped region(110a). The field insulation film defines first and second substrate regions. The gate is arranged to traverse over the first substrate region. The channel region is defined in the first substrate region under the gate and includes first and second portions. The first portion has a first width in a channel width direction. The second portion has a second width. The highly doped region is formed on the second substrate region. The lightly doped region is formed at one side of the channel region and encloses a side surface and a bottom surface of the highly doped region. The first portion is arranged between the second substrate region and the second portion. The first portion is close to the field insulation film between the first and second substrate regions. The first width is smaller than the second width.
Abstract translation: 提供具有控制高电压的MOS晶体管的半导体器件和用于形成半导体器件的方法，以通过最小化电场的聚焦来增加高压MOS（金属氧化物半导体）晶体管的击穿电压。 半导体器件包括场绝缘膜，栅极（116），沟道区，高掺杂区和轻掺杂区（110a）。 场绝缘膜限定第一和第二衬底区域。 栅极布置成在第一衬底区域上方遍历。 通道区域限定在栅极下方的第一衬底区域中，并且包括第一和第二部分。 第一部分具有在通道宽度方向上的第一宽度。 第二部分具有第二宽度。 高掺杂区域形成在第二衬底区域上。 轻掺杂区域形成在沟道区域的一侧并且包围高掺杂区域的侧表面和底表面。 第一部分布置在第二基板区域和第二部分之间。 第一部分靠近第一和第二基板区域之间的场绝缘膜。 第一宽度小于第二宽度。
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公开(公告)号：KR1020170027048A
公开(公告)日：2017-03-09
申请号：KR1020150123466
申请日：2015-09-01
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L27/0886 , H01L21/823481 , H01L29/0847 , H01L29/408 , H01L29/42376 , H01L29/4238
Abstract: 칩의이용면적을높이고집적도를향상시킬수 있는반도체장치를제공하는것이다. 상기반도체장치는, 서로간에단변을마주하고, 서로간에이격되는제1 핀형패턴및 제2 핀형패턴, 상기제1 핀형패턴및 상기제2 핀형패턴의주변에배치되는제1 필드절연막, 상기제1 핀형패턴및 상기제2 핀형패턴사이에배치되는제2 필드절연막및 제3 필드절연막으로, 상기제2 및제3 필드절연막의상면은각각상기제1 필드절연막의상면보다위로돌출되는제2 및제3 필드절연막, 상기제1 핀형패턴상에, 상기제1 핀형패턴과교차하는제1 게이트, 상기제2 필드절연막상에형성되는제2 게이트, 및상기제3 필드절연막상에형성되는제3 게이트을포함하되, 상기제1 게이트및 상기제2 게이트사이의이격된거리는상기제2 게이트및 상기제3 게이트사이의이격된거리와동일하다.
Abstract translation: 一种半导体器件，包括：第一鳍状图案和第二鳍状图案，其具有彼此相对的彼此分离的短边;第一场绝缘层，其围绕第一鳍状图案和第二鳍状图案;第二场隔绝 层和第三场绝缘层，位于第一鳍状图案和第二鳍状图案之间，形成在第一鳍状图案上以与第一鳍状图案相交的第一栅极，形成在第二场绝缘层上的第二栅极 以及形成在第三场绝缘层上的第三栅极，其中第二和第三场绝缘层的上表面比第一场绝缘层的上表面进一步向上突出，并且第一栅极和第二栅极之间的距离 栅极等于第二栅极和第三栅极之间的距离。
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公开(公告)号：KR1020120050338A
公开(公告)日：2012-05-18
申请号：KR1020100111780
申请日：2010-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/02
CPC classification number: H01L23/62 , H01L29/861 , H01L2924/0002 , H01L2924/00
Abstract: PURPOSE: An electrical fuse using junction breakdown and a semiconductor integrated circuit including the same are provided to improve compatibility according to a changed process by using a junction structure which is not influenced by a process. CONSTITUTION: A second active region(120) is doped to a second impurity type. A first silicide film(141) is formed on a part of an upper end portion of a first active region(110). A second silicide film(142) is formed on a part of an upper end portion of the second active region. The second silicide film is formed to be separated from the first silicide film. First and second contacts(151,152) are respectively formed on the upper end of the first and the second silicide films.
Abstract translation: 目的：提供使用结击穿的电熔丝和包括其的半导体集成电路，以通过使用不受过程影响的结结构来改变根据改变的工艺的兼容性。 构成：将第二有源区（120）掺杂到第二杂质类型。 第一硅化物膜（141）形成在第一有源区（110）的上端部的一部分上。 第二硅化物膜（142）形成在第二有源区的上端部的一部分上。 第二硅化物膜形成为与第一硅化物膜分离。 第一和第二触点（151,152）分别形成在第一和第二硅化物膜的上端。
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公开(公告)号：KR1020040013248A
公开(公告)日：2004-02-14
申请号：KR1020020046097
申请日：2002-08-05
Applicant: 삼성전자주식회사
Inventor： 강대림
IPC: H01L21/31
Abstract: PURPOSE: A method for forming an epitaxial layer in a process for fabricating a semiconductor device is provided to prevent align key patterns from being transformed in a scribe region according to an epitaxial layer formed by an epitaxial process by forming photoresist patterns in the align key patterns. CONSTITUTION: A nitride layer(12) is formed on a semiconductor substrate(10) so that the semiconductor substrate is divided into the scribe region where the align key pattern is formed and a chip region where the nitride layer is formed. A buried layer(16) is formed in the chip region. An oxide layer(14) is formed in the chip region including the buried layer and the scribe region. The photoresist pattern is formed in the align key pattern in the scribe region. The oxide layer and the nitride layer formed in the chip region and the scribe region are eliminated. The epitaxial layer(18) is formed.
Abstract translation: 目的：提供一种用于在制造半导体器件的工艺中形成外延层的方法，以防止对准键图案根据由外延工艺形成的外延层在划线区域中变形，通过在对准键图案中形成光致抗蚀剂图案 。 构成：在半导体衬底（10）上形成氮化物层（12），使得半导体衬底被划分成形成对准键图案的划线区域和形成氮化物层的芯片区域。 掩埋层（16）形成在芯片区域中。 在包括掩埋层和划线区域的芯片区域中形成氧化物层（14）。 在刻划区域中的对准键图案中形成光致抗蚀剂图案。 消除了在芯片区域和划线区域中形成的氧化物层和氮化物层。 形成外延层（18）。
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Patent Agency Ranking
公开(公告)号：KR1020150139281A
公开(公告)日：2015-12-11
申请号：KR1020140067691
申请日：2014-06-03
Applicant: 삼성전자주식회사
Abstract: 정전기보호소자는제1 방향으로연장되는액티브핀을포함하는기판, 제1 방향과일정한각도를이루는제2 방향으로각각연장되어액티브핀을부분적으로감싸는복수개의게이트구조물들, 게이트구조물들사이의액티브핀 부분에형성된리세스상에성장한에피택시얼층, 에피택시얼층 하부에형성되며, 제1 방향을따라중앙부의두께가가장자리부의두께보다두껍도록액티브핀에형성된불순물영역, 및불순물영역의중앙부에오버랩되도록에피택시얼층의상면에접촉하여외부전압이인가되는콘택플러그를포함한다.
Abstract translation: 静电保护装置包括：基板，包括沿第一方向延伸的活动翅片; 多个栅极结构在第二方向上分别延伸以与第一方向形成恒定的角度，并且部分地覆盖活动鳍片; 外延层，其生长在形成在栅极结构之间的有源鳍部中的凹部上; 形成在所述外延层的下部，并且其中中心单元的厚度形成为比边缘单元的厚度厚的杂质区; 以及与外延层的上表面接触以与杂质区域的中心单元重叠并且施加外部电力的接触插塞。
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公开(公告)号：KR1020150071726A
公开(公告)日：2015-06-29
申请号：KR1020130152414
申请日：2013-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/66 , H01L21/336
CPC classification number: H01L22/34 , H01L27/0886
Abstract: 반도체소자의테스트패턴이제공된다. 반도체소자의테스트패턴은, 기판으로부터돌출된형상을갖고서로이격되어배치되는제1 핀및 제2 핀, 상기제1 핀및 제2 핀각각을교차하도록형성된제1 게이트구조체및 제2 게이트구조체, 상기제1 게이트구조체의일 측및 타측의상기제1 핀에배치된제1 소오스영역및 제1 드레인영역, 상기제2 게이트구조체의일 측및 타측의상기제2 핀에배치된제2 소오스영역및 제2 드레인영역, 상기제1 및제2 드레인영역과연결되어제1 전압을인가하는제1 도전패턴, 및상기제1 소오스영역과상기제2 게이트구조체를연결하는제2 도전패턴을포함한다.
Abstract translation: 提供半导体器件的测试图案。 半导体器件的测试图案包括：从基板突出并彼此分离的第一引脚和第二引脚; 与第一销和第二销相交的第一栅极结构和第二栅极结构; 第一源区和第一漏区，布置在第一栅结构的一侧和另一侧的第一引脚中; 第二源区和第二漏区，布置在第二栅结构的一侧和另一侧的第二引脚中; 第一导电图案，其连接到第一和第二漏极区域并接收第一电压; 以及连接第一源极区域和第二栅极结构的第二导电图案。
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公开(公告)号：KR1020060024929A
公开(公告)日：2006-03-20
申请号：KR1020040073802
申请日：2004-09-15
Applicant: 삼성전자주식회사
Inventor： 강대림
CPC classification number: H01L21/3205 , H01L21/02129 , H01L21/28185
Abstract: 웨이퍼 휨이 감소된 반도체 디바이스 제조방법이 제공된다. 반도체 디바이스 제조 방법은 반도체 웨이퍼의 앞면에 반도체 디바이스 제조를 위한 상부 절연막 및 도전막을 형성하는 단계들 사이 또는 도전막 형성 단계 후에 상기 반도체 웨이퍼의 뒷면에 하부 절연막을 형성하는 단계를 포함하는 반도체 디바이스의 제조방법.
웨이퍼 휨, 하부 절연막, 열팽창, 압축응력, 신장응력-
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公开(公告)号：KR100674980B1
公开(公告)日：2007-01-29
申请号：KR1020050058557
申请日：2005-06-30
Applicant: 삼성전자주식회사
Inventor： 강대림
IPC: H01L21/76
Abstract: 필드 영역에서의 필드 인버전을 방지하는 반도체 소자 및 그 제조 방법을 제공한다. 그 반도체 소자는 반도체 기판 상에 형성된 액티브 영역들, 상기 액티브 영역들을 서로 절연시키는 필드 산화막(field oxide)으로 형성된 필드 영역, 상기 필드 영역 일부분 상부에 형성된 필드 인버전 방지층 및 상기 액티브 영역들 및 상기 필드 인버전 방지층 상부에 형성된 필드 게이트 폴리(G-poly)를 포함한다. 또한, 그 제조 방법은 액티브 영역들 및 필드 영역이 형성된 기판 전면에 인버전 방지 물질층을 적층하여 필드 인버전 방지층을 형성하는 단계 및 필드 인버전 방지층이 형성된 결과물 상부에 필드 게이트 폴리를 형성하는 단계를 포함한다. 본 발명에 의한 반도체 소자 및 그 제조 방법은 필드 영역에서 필드 인버전을 방지함으로써, 누설 전류의 발생을 방지하여 반도체 소자의 특성의 개선 및 반도체 칩 사이즈 증가 문제를 해결할 수 있다.
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