公开(公告)号：KR1020050087270A

公开(公告)日：2005-08-31

申请号：KR1020040012991

申请日：2004-02-26

Applicant: 삼성전자주식회사

Inventor： 신종철 ,  김종호 ,  나해영 ,  조기원

IPC: H01L21/66

CPC classification number: G01R31/318335

Abstract: 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법이 개시된다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC는, BIST(Built-in-self-test) 로직 회로를 포함하는 IP(Intellectual property) 블록들과 BIST 컨트롤부를 구비하는 것을 특징으로 한다. BIST 로직 회로는 시스템 버스를 통하여 수신되는 제어 데이터에 응답하여 노말 모드 또는 테스트 모드로 동작하고, 테스트 모드에서 테스트 결과 데이터를 출력한다. BIST 컨트롤부는 테스트 모드에서, 시스템 버스를 통하여 BIST 로직 회로에 제어 데이터, 커맨드 신호, 테스트 패턴 데이터들, 및 테스트 어드레스 신호들을 전송하여 IP 블록들을 테스트하고, 시스템 버스를 통하여 수신되는 테스트 결과 데이터를 압축하여 저장한다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법은 SOC의 동작 속도로 테스트를 수행하고, 테스트 시간을 단축시키고, SOC가 보드에 실장된 후에도 테스트를 수행할 수 있는 장점이 있다.

公开(公告)号：KR1020040076707A

公开(公告)日：2004-09-03

申请号：KR1020030012042

申请日：2003-02-26

Applicant: 삼성전자주식회사

Inventor： 박현우 ,  조기원 ,  홍근철

IPC: G06F7/38

CPC classification number: G06F7/49921 ,  G06F2207/3816

Abstract: PURPOSE: A device for processing the saturation of digital data is provided to enable a designer to set a range for effectively expressing the data, which is an operation result, with a simple circuit configuration. CONSTITUTION: An effective bit decider(410) generates the boundary value data having the information for an effective bit to judge that the data inputted by responding to a boundary value is saturated. A saturation detector(420) judges that the data is saturated by receiving the data and responding to the boundary value data, and generates a judgment result as a detection signal. A limit generator(430) outputs a maximum limit and a minimum limit by responding to the boundary value data. A selector(440) outputs one of the maximum limit or the minimum limit by responding to the data and the detection signal.

Abstract translation: 目的：提供一种用于处理数字数据饱和的设备，使设计人员能够利用简单的电路配置设置有效表达数据的范围（这是操作结果）。 构成：有效位决定器（410）生成具有有效位的信息的边界值数据，以判断通过响应边界值输入的数据是饱和的。 饱和检测器（420）通过接收数据并对边界值数据进行响应来判定数据饱和，并产生判断结果作为检测信号。 限制发生器（430）通过响应边界值数据输出最大限制和最小限制。 选择器（440）通过响应数据和检测信号输出最大限制或最小限制中的一个。

公开(公告)号：KR1020040014837A

公开(公告)日：2004-02-18

申请号：KR1020020047583

申请日：2002-08-12

Applicant: 삼성전자주식회사

Inventor： 김종호 ,  노미정 ,  김태수 ,  민병호 ,  조기원

IPC: G06F17/14

Abstract: PURPOSE: A composite FFT(Fast Fast Transform) calculating device, a composite FFT calculating method, and a recording medium adapted thereto are provided to minimize an FFT calculation speed. CONSTITUTION: Input registers(202,204) load data to be used for a calculation from read buses. Coefficient registers(206,208) load a sine value and a cosine value to be used for a calculation from the read buses. An adder(214) and a subtracter(216) add or subtract values stored in the Input registers(202,204). Multipliers(218,220) multiply an output of the subtracter(216) by outputs of the coefficient registers(206,208). Four storage registers(224,226,228,230) executes a complex calculation. Multiplexers(210,212) support operations of the adder(214) and the subtracter(216). A multiplexer(232) controls an output. A controller(234) controls operations of the above elements.

Abstract translation: 目的：提供一种复合FFT（Fast Fast Transform，快速变换）计算装置，复合FFT计算方法以及与其适配的记录介质，以最小化FFT计算速度。 构成：输入寄存器（202,204）从读取总线加载要用于计算的数据。 系数寄存器（206,208）从读总线加载用于计算的正弦值和余弦值。 加法器（214）和减法器（216）加或减加存储在输入寄存器（202,204）中的值。 乘数（218,220）将减法器（216）的输出乘以系数寄存器（206,208）的输出。 四个存储寄存器（224,226,228,230）执行一个复杂的计算。 多路复用器（210,212）支持加法器（214）和减法器（216）的操作。 多路复用器（232）控制输出。 控制器（234）控制上述元件的操作。

公开(公告)号：KR1020080020066A

公开(公告)日：2008-03-05

申请号：KR1020060082916

申请日：2006-08-30

Applicant: 삼성전자주식회사

Inventor： 신종철 ,  조기원 ,  양상준

IPC: G09G5/36 ,  G11C11/40

CPC classification number: H04N5/14 ,  H04N7/01 ,  H04N19/182 ,  H04N19/426

Abstract: A method and a video system for executing mapping on pixel data included in the same pixel data group to the same bank address of memory are provided to access the data of macro blocks successively by performing the mapping. A video system includes a memory(510) and address mapping units(540,560). The memory stores pixel data of a screen. The address mapping units execute mapping on the position of the pixel data and address of the memory. The address mapping units divide the pixel data into at least one pixel data group and execute mapping on pixel data included in the same pixel data group to the same bank address of the memory.

Abstract translation: 提供一种方法和视频系统，用于对包含在相同像素数据组中的像素数据进行映射到存储器的相同库地址，以通过执行映射来连续地访问宏块的数据。 视频系统包括存储器（510）和地址映射单元（540,560）。 存储器存储屏幕的像素数据。 地址映射单元对像素数据和存储器的地址的位置执行映射。 地址映射单元将像素数据划分为至少一个像素数据组，并将包含在同一像素数据组中的像素数据执行映射到存储器的相同存储体地址。

公开(公告)号：KR100594257B1

公开(公告)日：2006-06-30

申请号：KR1020040012991

申请日：2004-02-26

Applicant: 삼성전자주식회사

Inventor： 신종철 ,  김종호 ,  나해영 ,  조기원

IPC: H01L21/66

CPC classification number: G01R31/318335

Abstract: 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법이 개시된다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC는, BIST(Built-in-self-test) 로직 회로를 포함하는 IP(Intellectual property) 블록들과 BIST 컨트롤부를 구비하는 것을 특징으로 한다. BIST 로직 회로는 시스템 버스를 통하여 수신되는 제어 데이터에 응답하여 노말 모드 또는 테스트 모드로 동작하고, 테스트 모드에서 테스트 결과 데이터를 출력한다. BIST 컨트롤부는 테스트 모드에서, 시스템 버스를 통하여 BIST 로직 회로에 제어 데이터, 커맨드 신호, 테스트 패턴 데이터들, 및 테스트 어드레스 신호들을 전송하여 IP 블록들을 테스트하고, 시스템 버스를 통하여 수신되는 테스트 결과 데이터를 압축하여 저장한다. 본 발명에 의한 내장형 셀프 테스트 회로를 가지는 SOC 및 그 셀프 테스트 방법은 SOC의 동작 속도로 테스트를 수행하고, 테스트 시간을 단축시키고, SOC가 보드에 실장된 후에도 테스트를 수행할 수 있는 장점이 있다.

公开(公告)号：KR1020150029121A

公开(公告)日：2015-03-18

申请号：KR1020130107861

申请日：2013-09-09

Applicant: 삼성전자주식회사

Inventor： 이태영 ,  조기원 ,  함철희

IPC: G09G5/36 ,  G06T1/00

CPC classification number: G06T3/4092 ,  G09G5/363 ,  G09G2320/0242 ,  G09G2340/02 ,  G09G2340/045

Abstract: 본 발명은 디스플레이장치 및 그 이미지 처리방법에 관한 것으로서, 디스플레이장치는, 디스플레이부와; 이미지를 최소 부호화 단위(MCU)로 디코딩하는 디코딩부와; 디코딩된 이미지를 디스플레이부의 해상도에 대응하도록 스케일링하는 스케일러와; 스케일링된 이미지가 저장되는 메모리부와; 스케일링된 이미지를 표시하도록 디스플레이부를 제어하고, 이미지에 대한 임의 접근 단위(RAU)를 설정하고, 임의 접근 단위에 대응하는 이미지 정보를 메모리부에 더 저장하는 제어부를 포함한다. 이에 의하여, 디코딩 및 스케일링이 완료된 이미지를 확대하는 경우에도 확대된 이미지의 화질을 유지한 상태로 빠른 영상처리가 가능하며, 적은 메모리 용량으로도 구현이 가능하다.

Abstract translation: 本发明涉及一种显示装置及其图像处理方法。 显示装置包括：显示单元; 解码单元，其以最小编码单元（MCU）对图像进行解码; 缩放器，其将解码图像缩放以对应于所述显示单元的分辨率; 存储单元，其中存储缩放图像; 以及控制单元，其控制所述显示单元显示所述缩放图像，并且设置用于所述图像的任意进场单元（RAU），并且将与所述RAU相对应的图像信息存储在所述存储单元中。 因此，即使放大了解码和缩放的图像，也能够在保持放大图像的图像质量的同时进行快速图像处理。 此外，它具有小的存储电容。

公开(公告)号：KR101089324B1

公开(公告)日：2011-12-02

申请号：KR1020040011427

申请日：2004-02-20

Applicant: 삼성전자주식회사

Inventor： 조기원 ,  김종호 ,  나해영 ,  신종철

IPC: G06F13/14

CPC classification number: G06F13/364

Abstract: 본 발명은 시스템 온 칩(SOC: System On Chip)의 버스 시스템에 관한 것으로, 특히 복수의 마스터(Master)들을 개방형 코어 프로토콜(OCP: Open Core Protocol)을 기반으로 하는 온 칩 버스 시스템(On-Chip Bus System)에 효과적으로 적용하기 위한 버스 인터페이스(Interface)에 관한 것이다.
개방형 코어 프로토콜을 기반으로 하는 본 발명의 버스 시스템은 개방형 코어 프로토콜 기반의 버스와 복수의 마스터들 및 복수의 마스터들과 연결되어 마스터들의 버스에 대한 점유를 중재(Arbitration)하고, 선택된 마스터를 버스에 연결하는 버스 중재장치를 포함한다. 그리고, 본 발명에서 마스터들은 독출 동작(Read Operation)시 버스 중재장치를 통해 독출 명령(Read Command)을 버스로 전송하고, 버스 중재장치는 독출 명령을 전송한 마스터에 대한 독출 정보를 순차적으로 저장한다.
OCP, AMBA-AHB, 버스 시스템, 버스 중재기, ARBITRATION, 프로토콜 변환

公开(公告)号：KR100498447B1

公开(公告)日：2005-11-14

申请号：KR1020020047583

申请日：2002-08-12

Applicant: 삼성전자주식회사

Inventor： 김종호 ,  노미정 ,  김태수 ,  민병호 ,  조기원

IPC: G06F17/14

Abstract: 고속 푸리에 변환 장치에 관한 것으로서, 특히, 3버스(2read 1 write) 시스템에 적합하며 연산 소요 시간을 절감하는 복소 FFT 연산 장치, 복소 FFT 연산 방법, 그리고 이에 적합한 기록매체에 관한 것이다.
읽기버스 A와 읽기버스 B로부터 FFT 연산에 필요한 데이터를 로드하는 입력레지스터1과 입력레지스터2, FFT 연산에 필요한 sin계수와 cos계수를 로드하는 계수레지스터1 및 계수 레지스터2, 입력레지스터들 혹은 계수레지스터들에 저장된 값들의 합 및 차를 각각 연산하기 위한 덧셈기 및 뺄셈기, 뺄셈기의 출력과 계수레지스터들에 저장된 계수들과의 곱셈을 수행하기 위한 2개의 곱셈기, 복소 연산을 수행할 수 있도록 마련된 4개의 저장 레지스터, 복소 FFT의 출력을 쓰기버스에 출력하기 위한 출력 레지스터, 그리고 이와 같은 동작을 지원하기 위한 멀티플렉서들 및 제어기를 포함한다.
본 발명에 따른 FFT 연산 장치는 FFT 연산에 필요한 사이클수를 4-5사이클로 절감시킬 수 있으므로 FFT 연산을 위한 소요 시간을 최소화할 수 있다는 효과를 가진다.

公开(公告)号：KR1020050011259A

公开(公告)日：2005-01-29

申请号：KR1020030050267

申请日：2003-07-22

Applicant: 삼성전자주식회사

Inventor： 김종호 ,  홍근철 ,  나해영 ,  조기원 ,  신종철

IPC: H04R3/12

CPC classification number: H04S7/30 ,  H04R29/007 ,  H04R2205/024 ,  H04S3/00 ,  H04S7/301 ,  H04S2400/09

Abstract: PURPOSE: A system and a method for reproducing voice signals are provided to control each of plural speakers by using a monitoring circuit detecting medium characteristics in at least one of the speakers. CONSTITUTION: A system for reproducing voice signals includes a voice signal generator, an amplifier(130), a plurality of speakers(110-1,110-2,110-3,110-4), and a controller(140). The voice signal generator generates voice electric signals. The amplifier receives the voice electric signal and generates an amplified voice electric signal. The speakers reproduce the amplified voice electric signal. At least one of the speakers includes a monitoring circuit for detecting medium characteristics. The controller receives a monitoring signal from the monitoring circuit and outputs control signals for controlling each of the speakers. The amplifier sets an operation condition for each of the speakers.

Abstract translation: 目的：提供一种用于再现语音信号的系统和方法，以通过使用至少一个扬声器中的监视电路检测媒体特性来控制多个扬声器中的每一个。 构成：用于再现语音信号的系统包括语音信号发生器，放大器（130），多个扬声器（110-1,110-2,110-3,110-4）和控制器（140）。 语音信号发生器产生语音电信号。 放大器接收语音电信号并产生放大的声音电信号。 扬声器再现放大的声音电信号。 至少一个扬声器包括用于检测介质特性的监视电路。 控制器从监视电路接收监视信号，并输出用于控制每个扬声器的控制信号。 放大器设置每个扬声器的操作条件。

公开(公告)号：KR100403810B1

公开(公告)日：2003-10-30

申请号：KR1020010012245

申请日：2001-03-09

Applicant: 삼성전자주식회사

Inventor： 장호랑 ,  조기원

IPC: G11C5/14

CPC classification number: H03K19/0019

Abstract: A hybrid power supply circuit for supplying a power to a logic circuit performing a digital logic process and for controlling the charging/discharging of the logic circuit. The power supply circuit has an adiabatic power supply portion for charging/discharging the logic circuit in such a manner to suppress a sudden current change during initial time after the input signal changes, and a CMOS power supply portion for quickly charging/discharging the logic circuit to supply power level/ground level after the charging/discharging by the adiabatic power supply portion. The energy consumption of the circuit decreases even in a digital system having a plurality of logic circuits.

Abstract translation: 一种混合电源电路，用于向执行数字逻辑处理的逻辑电路供电并且用于控制逻辑电路的充电/放电。 电源电路具有用于在输入信号改变之后的初始时间期间抑制突然的电流变化的用于对逻辑电路进行充电/放电的绝热电源部分，以及用于对逻辑电路进行快速充电/放电的CMOS电源部分 在由绝热电源部分充电/放电之后提供功率电平/接地电平。 即使在具有多个逻辑电路的数字系统中，电路的能量消耗也减少。