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公开(公告)号：KR100493053B1
公开(公告)日：2005-06-02
申请号：KR1020030012042
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G06F7/38
CPC classification number: G06F7/49921 , G06F2207/3816
Abstract: 디지털 데이터의 포화 처리 장치가 개시된다. 본 발명에 따른 포화 처리 장치는 유효 비트 결정부, 포화 검출부, 한계 값 발생부 및 선택부를 구비하는 것을 특징으로 한다. 유효 비트 결정부는 경계 값(boundary value)에 응답하여 입력되는 데이터가 포화되었는지 여부를 판단하기 위한 유효 비트에 대한 정보를 가지는 경계 값 데이터를 발생한다. 포화 검출부는 상기 데이터를 수신하고 상기 경계 값 데이터에 응답하여 상기 데이터가 포화되었는지 여부를 판단하고, 판단 결과를 검출 신호로서 발생한다. 한계 값 발생부는 상기 경계 값 데이터에 응답하여 최대 한계 값과 최소 한계 값을 출력한다. 선택부는 상기 데이터 및 상기 검출 신호에 응답하여 상기 데이터, 상기 최대 한계 값 및 상기 최소 한계 값 중 하나를 출력한다. 상기 경계 값은 상기 포화 처리 장치가 장착되는 프로세서의 데이터 버스 폭보다 작은 값인 것을 특징으로 한다. 상기 유효 비트는 상기 포화 처리 장치가 장착되는 프로세서가 K 비트의 데이터 버스를 구비하고 상기 경계 값이 { 2}^{A} 으로 표현될 경우, 상기 경계 값 데이터의 상위 KA 비트 부분인 것을 특징으로 한다.
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公开(公告)号：KR1020050007104A
公开(公告)日：2005-01-17
申请号：KR1020040001105
申请日：2004-01-08
Applicant: 삼성전자주식회사
IPC: G06F3/00
Abstract: PURPOSE: A multi-port interfacing device using one ADC(Analog Digital Converter) and a multi-function interfacing method on a semiconductor IC are provided to solve a problem to install the ADC to each port by making one ADC selectively convert analog input signals received from the ports into a digital output signal and outputting/storing it to a corresponding register. CONSTITUTION: The ports(111-114) receive the analog input signals. Multiplexers(121-124) are respectively connected to the ports and are respectively enabled by the first to 'n'th selection signals. One ADC(130) is connected to the multiplexers and converts the analog input signal into the digital out signal.
Abstract translation: 目的：提供在半导体IC上使用一个ADC（模拟数字转换器）和多功能接口方法的多端口接口设备，以通过使一个ADC选择性地转换接收的模拟输入信号来解决将ADC安装到每个端口的问题 从端口转换为数字输出信号，并将其输出/存储到相应的寄存器。 结构：端口（111-114）接收模拟输入信号。 多路复用器（121-124）分别连接到端口，并分别由第一至第n选择信号使能。 一个ADC（130）连接到多路复用器，并将模拟输入信号转换成数字输出信号。
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公开(公告)号：KR100464420B1
公开(公告)日：2005-01-03
申请号：KR1020020037052
申请日：2002-06-28
Applicant: 삼성전자주식회사
IPC: G10L15/14
Abstract: PURPOSE: An apparatus for operating observation probability for searching a hidden markov model is provided to efficiently execute observation probability operation executing the most operations, and reduce power consumption. CONSTITUTION: A storage device stores the mean of parameters extracted from representative phonemes and a distribution degree of the mean. A subtractor(405) obtains a difference between the mean and a feature extracted from a voice signal to be a recognition object. A multiplier(406) multiplies output of the subtractor by the distribution degree provided from the storage device. A squarer(407) squares the result of the multiplication of the multiplier. An accumulator(408) accumulates output of the squarer.
Abstract translation: 目的：提供一种用于操作用于搜索隐马尔可夫模型的观测概率的设备，以有效执行执行最多操作的观测概率操作，并降低功耗。 构成：存储设备存储从代表性音素提取的参数的平均值和平均值的分布程度。 减法器（405）获得均值和从作为识别对象的语音信号提取的特征之间的差异。 乘法器（406）将减法器的输出乘以从存储装置提供的分布度。 平方器（407）对乘法器的乘法结果进行平方。 累加器（408）累加平方器的输出。
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公开(公告)号：KR100532452B1
公开(公告)日：2005-11-30
申请号：KR1020030050267
申请日：2003-07-22
Applicant: 삼성전자주식회사
IPC: H04R3/12
CPC classification number: H04S7/30 , H04R29/007 , H04R2205/024 , H04S3/00 , H04S7/301 , H04S2400/09
Abstract: 다수개의 스피커들을 구비하는 음성신호 재생 시스템 및 음성신호 재생 시스템에서 상기 다수개의 스피커들 각각의 동작을 제어하는 방법이 개시된다. 상기 음성 신호 재생 시스템은 음성 전기 신호를 발생하는 음성 신호 발생기, 상기 음성신호 발생기에 접속되고 상기 음성 전기신호를 수신하고 증폭된 음성 전기신호를 발생하는 증폭기, 상기 증폭기에 접속되고 상기 음성 전기신호를 음성신호로서 각각 재생하는 다수개의 스피커들; 및 상기 증폭기의 동작을 제어하는 증폭기 제어기를 구비하며, 상기 다수개의 스피커들 중에서 적어도 하나의 스피커는 상기 음성신호가 전달되는 매질의 특성 또는 상기 다수개의 스피커 사이의 거리에 관한 정보를 갖는 감지신호를 출력하는 감지회로를 구비하며, 상기 제어기는 상기 감지신호를 수신하고, 상기 감지신호에 응답하여 상기 다수개의 스피커들 각각의 동작조건을 제어하기 위한 제어신호들을 상기 증폭기로 출력하고, 상기 증폭기는 상기 대응되는 제어신호에 응답하여 상기 다수개의 스피커들 각각의 동작조건을 설정한다. 음성신호 재생 시스템에서 상기 다수개의 스피커들 각각의 동작을 제어하는 방법은 상기 음성신호 재생 시스템에 의하여 수행된다.
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公开(公告)号：KR1020050087079A
公开(公告)日：2005-08-31
申请号：KR1020040012287
申请日：2004-02-24
Applicant: 삼성전자주식회사
IPC: H04L29/06
CPC classification number: G06F13/1694 , G06F13/1605 , G06F13/1684
Abstract: 프로토콜 변환중재회로 및 이를 구비하는 시스템과 신호 변환중재방법이 개시된다. 상기 프로토콜 변환중재회로는 마스터가 사용하는 프로토콜에 따른 신호들을 수신하고, 수신된 신호들을 슬레이브의 시스템 버스가 사용하는 프로토콜에 따른 신호로 변환하는 프로토콜 변환회로; 및 상기 프로토콜 변환회로의 출력신호들을 수신하고, 수신된 신호들을 상기 슬레이브가 사용하는 프로토콜에 따른 신호들로 변환하기 위한 변환회로를 구비한다. 다중포트 메모리 컨트롤러와 본 발명에 따른 적어도 하나의 프로토콜 변환중재회로를 구비하는 시스템은 다수개의 모듈들 각각이 시스템 버스를 통하지 않고 직접적으로 상기 다중포트 메모리 컨트롤러를 통하여 외부 메모리와 데이터를 주고받을 수 있으므로, 데이터 프로세싱 시간이 상당히 감소되는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050082760A
公开(公告)日：2005-08-24
申请号：KR1020040011323
申请日：2004-02-20
Applicant: 삼성전자주식회사
IPC: G06F5/01
CPC classification number: G06F13/4013
Abstract: 데이터 변환장치, 데이터 변환방법 및 상기 데이터 변환장치를 구비하는 시스템이 개시된다. 상기 데이터 변환장치는 프로그램 가능한 컨트롤러, 상기 컨트롤러로부터 출력되는 제어신호에 응답하여 데이터의 포맷변환 동작을 수행하는 적어도 두 개의 엔디안 변환기들, 및 프로토콜을 변환하는 프로토콜 변환회로를 구비한다. 따라서 상기 데이터 변환장치를 구비하는 데이터 처리장치는 상기 컨트롤러를 프로그램하는 것에 의하여 상기 데이터 처리장치가 처리하는 데이터의 엔디안 포맷과 다른 엔디안 포맷을 처리하는 외부 시스템과 원활하게 데이터를 주고받을 수 있다.
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公开(公告)号：KR100604835B1
公开(公告)日：2006-07-26
申请号：KR1020040012287
申请日：2004-02-24
Applicant: 삼성전자주식회사
IPC: H04L29/06
CPC classification number: G06F13/1694 , G06F13/1605 , G06F13/1684
Abstract: 프로토콜 변환중재회로 및 이를 구비하는 시스템과 신호 변환중재방법이 개시된다. 상기 프로토콜 변환중재회로는 마스터가 사용하는 프로토콜에 따른 신호들을 수신하고, 수신된 신호들을 슬레이브의 시스템 버스가 사용하는 프로토콜에 따른 신호로 변환하는 프로토콜 변환회로; 및 상기 프로토콜 변환회로의 출력신호들을 수신하고, 수신된 신호들을 상기 슬레이브가 사용하는 프로토콜에 따른 신호들로 변환하기 위한 변환회로를 구비한다. 다중포트 메모리 컨트롤러와 본 발명에 따른 적어도 하나의 프로토콜 변환중재회로를 구비하는 시스템은 다수개의 모듈들 각각이 시스템 버스를 통하지 않고 직접적으로 상기 다중포트 메모리 컨트롤러를 통하여 외부 메모리와 데이터를 주고받을 수 있으므로, 데이터 프로세싱 시간이 상당히 감소되는 효과가 있다.
프로토콜, AMBA, OCP-
公开(公告)号：KR1020040076707A
公开(公告)日：2004-09-03
申请号：KR1020030012042
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G06F7/38
CPC classification number: G06F7/49921 , G06F2207/3816
Abstract: PURPOSE: A device for processing the saturation of digital data is provided to enable a designer to set a range for effectively expressing the data, which is an operation result, with a simple circuit configuration. CONSTITUTION: An effective bit decider(410) generates the boundary value data having the information for an effective bit to judge that the data inputted by responding to a boundary value is saturated. A saturation detector(420) judges that the data is saturated by receiving the data and responding to the boundary value data, and generates a judgment result as a detection signal. A limit generator(430) outputs a maximum limit and a minimum limit by responding to the boundary value data. A selector(440) outputs one of the maximum limit or the minimum limit by responding to the data and the detection signal.
Abstract translation: 目的：提供一种用于处理数字数据饱和的设备，使设计人员能够利用简单的电路配置设置有效表达数据的范围（这是操作结果）。 构成：有效位决定器（410）生成具有有效位的信息的边界值数据，以判断通过响应边界值输入的数据是饱和的。 饱和检测器（420）通过接收数据并对边界值数据进行响应来判定数据饱和，并产生判断结果作为检测信号。 限制发生器（430）通过响应边界值数据输出最大限制和最小限制。 选择器（440）通过响应数据和检测信号输出最大限制或最小限制中的一个。
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公开(公告)号：KR100888597B1
公开(公告)日：2009-03-16
申请号：KR1020060105631
申请日：2006-10-30
Applicant: 삼성전자주식회사
CPC classification number: G06F13/1689
Abstract: 본 발명은 메모리 인터페이스 제어 장치에 관한 것이다. 본 발명은 메모리를 제어하기 위한 메모리 컨트롤러, 및 메모리 컨트롤러에 연결되어 시스템 버스 클럭 및 메모리 클럭을 메모리 컨트롤러에 인가하는 클럭 발생기를 포함하고, 메모리 컨트롤러는 시스템 버스 클럭의 주파수보다 높은 주파수를 가진 메모리 클럭을 메모리에 인가하도록 함으로써 더 높은 속도의 메모리를 사용하면서도 기존의 SOC 제작 비용과 노력으로 더 높은 데이터 전송 대역폭을 얻어낼 수 있는 효과가 있다.
SDRAM, DDR, 컨트롤러, 인터페이스, 시스템 버스 클럭-
公开(公告)号：KR1020080027099A
公开(公告)日：2008-03-26
申请号：KR1020060105631
申请日：2006-10-30
Applicant: 삼성전자주식회사
CPC classification number: G06F13/1689
Abstract: An apparatus and a method for controlling a memory interface are provided to obtain wider data transmission bandwidth with existing SOC manufacturing cost even though using a memory with higher speed. An apparatus for controlling a memory interface includes a memory controller(402) and a clock generator(403). The memory controller(402) controls a memory. The clock generator(403), connected to the memory controller(402), supplies the memory clock which has a frequency higher than the system bus clock. The memory is an SDRAM which may be one among the SDR, the DDR, the DDR2 and the RAM bus DRAM. The memory controller(402) includes a FIFO memory which buffers record data inputted from a system bus according to the system bus clock and outputs the buffered data to the memory according to the memory clock.
Abstract translation: 提供一种用于控制存储器接口的装置和方法，以便即使使用具有较高速度的存储器，也可以利用现有的SOC制造成本获得更宽的数据传输带宽。 一种用于控制存储器接口的装置包括存储器控制器（402）和时钟发生器（403）。 存储器控制器（402）控制存储器。 连接到存储器控制器（402）的时钟发生器（403）提供频率高于系统总线时钟的存储器时钟。 存储器是可以是SDR，DDR，DDR2和RAM总线DRAM之一的SDRAM。 存储器控制器（402）包括FIFO存储器，其根据系统总线时钟缓冲从系统总线输入的记录数据，并根据存储器时钟将缓冲的数据输出到存储器。
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