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    반도체 소자
    2.
    发明公开
    반도체 소자 审中-实审
    半导体器件

    公开(公告)号：KR1020160097436A

    公开(公告)日：2016-08-18

    申请号：KR1020150018745

    申请日：2015-02-06

    Applicant: 삼성전자주식회사

    Inventor： 김선대 ,  조윤래 ,  백남규 ,  이석현

    IPC: H01L21/768 ,  H01L21/66 ,  H01L21/28

    CPC classification number: H01L22/32 ,  H01L21/76877 ,  H01L22/14 ,  H01L22/34 ,  H01L21/76898 ,  H01L21/28 ,  H01L22/12

    Abstract: 반도체소자를제공한다. 반도체소자는, 기판의셀 영역에배치되며순차적으로적층된제1 배선및 제2 배선을포함하는배선구조물과, 기판의주변영역에배치되며, 상기제1 배선과동일한높이에위치하는제1 불량검출배선및 상기제2 배선과동일한높이에위치하는제2 불량검출배선을포함하는불량검출구조물을포함한다.

    Abstract translation: 提供一种半导体器件。 半导体器件包括布置在衬底的单元区域上的互连结构，以包括顺序堆叠在衬底上的第一线和第二线，以及设置在衬底的周边区域上的缺陷检测结构，以包括第一和第二缺陷检测 线分别位于与第一和第二线相同的水平上。 半导体器件可以通过包含多个检测线来检测每层的缺陷。

    반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지
    4.
    发明授权
    반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지 有权

    公开(公告)号：KR101933015B1

    公开(公告)日：2018-12-27

    申请号：KR1020120040832

    申请日：2012-04-19

    Applicant: 삼성전자주식회사

    Inventor： 백남규 ,  이영민 ,  조윤래 ,  김선대

    IPC: H01L21/60

    Abstract: 반도체 장치의 패드 구조물은 절연막 패턴 구조물, 플러그 및 패드를 포함한다. 절연막 패턴 구조물은 플러그 홀과 적어도 하나의 비아 홀을 갖는다. 플러그는 상기 플러그 홀을 매립한다. 패드는 상기 절연막 패턴 구조물 상에 형성되어 상기 플러그와 전기적으로 연결된다. 패드는 상기 비아홀을 매립하는 매립부가 형성된 하부면, 및 상기 매립부의 배열과 대응하는 함몰부와 융기부가 형성된 굴곡진 상부면을 갖는다. 따라서, 패드의 굴곡진 상부면은 향상된 조도를 갖게 되어, 도전성 연결 부재와 견고하게 연결될 수 있다.

    반도체 장치
    5.
    发明公开
    반도체 장치 审中-实审
    半导体器件

    公开(公告)号：KR1020170133146A

    公开(公告)日：2017-12-05

    申请号：KR1020160064223

    申请日：2016-05-25

    Applicant: 삼성전자주식회사

    Inventor： 백남규 ,  조윤래 ,  백형길 ,  김선대

    IPC: H01L21/768 ,  H01L21/78 ,  H01L21/76 ,  H01L21/283 ,  H01L21/3213

    CPC classification number: H01L23/562 ,  H01L22/34 ,  H01L23/585

    Abstract: 본발명의기술적사상에의한반도체장치는, 가드링에의해한정되는메인칩 영역, 메인칩 영역내에메인칩 영역의중심부를둘러싸도록형성된크랙감지회로, 및메인칩 영역의코너부분에가드링과크랙감지회로로구획되는챔퍼영역을포함하는반도체기판, 메인칩 영역내의반도체기판상에형성된게이트구조체, 챔퍼영역내의게이트구조체상에형성되며, 순차적으로다른길이를갖고서로평행하게배열된복수의금속패턴구조체, 및복수의금속패턴구조체를덮도록형성된절연막을포함한다.

    Abstract translation: 根据本发明的技术特征的半导体装置，其主要由保护环晶粒区域所定义，形成在主芯片裂缝检测电路，以包围主芯片区域的中心部分中的区域中，并且所述保护环的主芯片面积和在角部的裂纹 包括由所述感测电路中，主芯片面积栅极结构划分的倒角区域的半导体衬底，被形成在所述倒角区域中的栅极结构形成于所述半导体衬底上，在序列中的多个已布置在相互平行的金属图案的不同长度 并形成绝缘膜以覆盖多个金属图案结构。

    적층 반도체 패키지 및 이의 제조방법
    9.
    发明公开
    적층 반도체 패키지 및 이의 제조방법 审中-实审
    堆叠半导体封装及其制造方法

    公开(公告)号：KR1020130137482A

    公开(公告)日：2013-12-17

    申请号：KR1020120061135

    申请日：2012-06-07

    Applicant: 삼성전자주식회사

    Inventor： 조윤래 ,  김태훈 ,  송호건 ,  이석원

    IPC: H01L23/50 ,  H01L23/12

    CPC classification number: H01L25/50 ,  H01L21/565 ,  H01L21/568 ,  H01L23/28 ,  H01L23/3107 ,  H01L23/3114 ,  H01L23/3128 ,  H01L23/49827 ,  H01L23/5389 ,  H01L23/552 ,  H01L24/19 ,  H01L25/03 ,  H01L25/18 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48235 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06548 ,  H01L2225/06562 ,  H01L2924/01322 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

    Abstract: Disclosed are a laminated semiconductor package and a manufacturing method thereof. The laminated semiconductor package comprises a first semiconductor component, a substrate molding, a second semiconductor component, and a sealant. The first semiconductor component comprises an active surface which a first electrode pad is arranged. The substrate molding comprises a first surface which a first connection unit is arranged; a second surface which is faced to the first surface and arranges a second connection unit; a first conductive plug which is connected to the first connection unit and the second connection unit; and a second conductive plug which is connected to the first electrode pad. The substrate molding comprises the first semiconductor component in order that the first electrode pad faces the second surface. The second semiconductor component comprises the second electrode pad which is arranged on the first surface of the substrate molding and is connected to the first connection unit. The sealant fixes the second semiconductor component on the substrate molding and seals the second semiconductor component from the outside. The present invention is provided to decrease the thickness of the vertical direction of the laminated semiconductor package, thereby increasing a vertical direction design freedom degree.

    Abstract translation: 公开了层叠半导体封装及其制造方法。 层压半导体封装包括第一半导体部件，基板模制件，第二半导体部件和密封剂。 第一半导体部件包括布置有第一电极焊盘的有源表面。 基板模制件包括布置第一连接单元的第一表面; 第二表面，其面向所述第一表面并且布置第二连接单元; 连接到第一连接单元和第二连接单元的第一导电插头; 以及连接到第一电极焊盘的第二导电插头。 衬底模制件包括第一半导体部件，以使第一电极焊盘面向第二表面。 第二半导体部件包括布置在基板模制件的第一表面上并连接到第一连接单元的第二电极焊盘。 密封剂将第二半导体部件固定在基板模制件上并将第二半导体部件从外部密封。 提供本发明以减小层叠半导体封装的垂直方向的厚度，从而增加垂直方向设计自由度。

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