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公开(公告)号：KR20210028398A
公开(公告)日：2021-03-12
申请号：KR1020190109414A
申请日：2019-09-04
Applicant: 삼성전자주식회사
IPC: H01L21/768
CPC classification number: H01L21/76895 , H01L24/20 , H01L21/76816 , H01L21/76846 , H01L21/76897 , H01L21/76898 , H01L24/29 , H01L2224/29008 , H01L2224/29009 , H01L2924/14
Abstract: 본 발명에 따른 집적회로 소자는, 기판 상에 다층 배선 구조를 가지는 복수의 배선층과 복수의 비아 플러그를 포함하는 배선 구조체 및 배선 구조체를 감싸는 제1 배선간 절연층, 제1 배선간 절연층 상에 제2 배선간 절연층 및 제2 배선간 절연층을 관통하여 배선 구조체와 연결되는 복수의 재배선 비아 플러그, 제2 배선간 절연층 상의 복수의 패드 패턴 및 복수의 더미 패턴을 포함하며 복수의 배선층의 두께보다 큰 값의 두께를 가지는 복수의 재배선 패턴, 및 복수의 재배선 패턴의 일부분을 덮는 커버 절연층을 포함하되, 복수의 더미 패턴 각각은 수평 방향을 따라서 연장되는 라인 형상이며 서로 전기적으로 절연되도록 제2 배선간 절연층 및 커버 절연층에 의하여 완전히 포위된다.
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公开(公告)号：KR101481571B1
公开(公告)日：2015-01-14
申请号：KR1020070084031
申请日：2007-08-21
Applicant: 삼성전자주식회사
CPC classification number: H01L25/0657 , H01L23/481 , H01L2224/32145 , H01L2224/9202 , H01L2225/06513 , H01L2225/06517 , H01L2924/3011 , H01L21/76898
Abstract: 본 발명은 전력/접지 등 전기적인 특성을 향상시킬 수 있고, 임피던스 제어를 용이하게 하는 반도체 패키지 장치 및 그의 제작방법에 관한 것으로서, 본 발명의 반도체 패키지 장치는, 적어도 하나의 반도체 칩; 및 상기 반도체 칩이 실장되는 회로 기판;을 포함하고, 상기 반도체 칩의 일면에 전력/접지 특성 향상을 위한 적어도 하나의 도전면이 형성되는 것을 특징으로 하기 때문에 패키지 제작에 소요되는 비용을 절감하고, 전력 특성/접지 특성을 향상시켜서 시그널 라인에 대한 임피던스 제어를 용이하게 할 수 있게 하여 동작에 대한 신뢰성을 향상시키고, 노이즈를 방지하며, 오동작을 예방할 수 있는 효과를 갖는다.
파워 플래인, 그라운드 플래인, 도전면, 시그널 라인, 쓰루 실리콘 비아-
公开(公告)号：KR1020110123526A
公开(公告)日：2011-11-15
申请号：KR1020100043052
申请日：2010-05-07
Applicant: 삼성전자주식회사
CPC classification number: H01L24/02 , H01L23/3192 , H01L24/05 , H01L24/13 , H01L2224/0236 , H01L2224/024 , H01L2224/0401 , H01L2224/05012 , H01L2224/05548 , H01L2224/13021 , H01L2224/13022 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/01082 , H01L2924/01322 , H01L2924/014 , H01L2924/14 , H01L2924/181 , H01L21/50 , H01L21/52 , H01L21/56 , H01L2924/00
Abstract: PURPOSE: A wafer level package and a formation method thereof are provided to arrange a second encapsulated pattern with moisture permeability while filling a gap, thereby preventing deviation of an external connection terminal. CONSTITUTION: A rewiring pattern(60) is arranged on a semiconductor device. A first encapsulated pattern(70) is formed in order to be directly touched with the rewiring pattern. The first encapsulated pattern comprises a via hole. The external connection terminal(80) is arranged on the rewiring pattern within the via hole. The external connection terminal includes a gap in order to be separated from the upper end part of a lateral wall of the via hole.
Abstract translation: 目的：提供晶片级封装及其形成方法，以在填充间隙时布置具有透湿性的第二封装图案，从而防止外部连接端子的偏差。 构成：在半导体器件上布置重新布线图案（60）。 形成第一封装图案（70）以便用重新布线图案直接接触。 第一封装图案包括通孔。 外部连接端子（80）布置在通孔内的重新布线图案上。 外部连接端子包括用于与通孔的侧壁的上端部分离的间隙。
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公开(公告)号：KR1020090041988A
公开(公告)日：2009-04-29
申请号：KR1020070107817
申请日：2007-10-25
Applicant: 삼성전자주식회사
IPC: H01L27/00
CPC classification number: H01L25/0657 , H01L24/02 , H01L24/16 , H01L25/50 , H01L2224/0401 , H01L2224/05548 , H01L2224/05567 , H01L2224/13023 , H01L2224/13024 , H01L2224/16112 , H01L2224/16147 , H01L2224/16237 , H01L2224/2518 , H01L2224/81141 , H01L2224/81191 , H01L2224/81365 , H01L2224/81385 , H01L2224/81805 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/01006 , H01L2924/01033 , H01L2924/01078 , H01L2924/01079 , H01L2924/01322 , H01L2924/014
Abstract: A manufacturing method of a chip-on-chip semiconductor device is provided to rapidly perform a signal transmission between semiconductor chips by directly connecting a metal wiring of a first wafer to a bump of a second wafer. A first wafer(101) having a metal wiring is prepared. A plurality of discontinuous points(172) is formed on the metal wiring. A second wafer(201) is prepared. A plurality of bumps(140A) corresponding to the discontinuous points is formed on a surface of the first wafer. The first wafer is arranged on the second wafer. The bumps of the second wafer are connected to the discontinuous points of the first wafer. The discontinuous points of the first wafer are formed on a bump pad.
Abstract translation: 提供一种片上芯片半导体器件的制造方法，通过将第一晶片的金属布线直接连接到第二晶片的凸块来快速地执行半导体芯片之间的信号传输。 准备具有金属布线的第一晶片（101）。 在金属布线上形成多个不连续点（172）。 制备第二晶片（201）。 在第一晶片的表面上形成对应于不连续点的多个凸块（140A）。 第一晶片布置在第二晶片上。 第二晶片的凸块连接到第一晶片的不连续点。 第一晶片的不连续点形成在凸块上。
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公开(公告)号：KR1020090000490A
公开(公告)日：2009-01-07
申请号：KR1020070064591
申请日：2007-06-28
Applicant: 삼성전자주식회사
CPC classification number: H01L23/5382 , H01L23/481 , H01L23/5258 , H01L24/48 , H01L24/81 , H01L25/0657 , H01L2224/4813 , H01L2224/81801 , H01L2225/06513 , H01L2225/06527 , H01L2225/06541 , H01L2924/00014 , H01L2924/01006 , H01L2924/01032 , H01L2924/01033 , H01L2924/01047 , H01L2924/01075 , H01L2924/01076 , H01L2924/014 , H01L2924/10253 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
Abstract: A semiconductor device and a manufacturing method thereof, and a stack module, card and system including the semiconductor device are provided to arrange a chip selecting signal without reduction of degree of integration by steadily securing in a substrate the position in which first penetrating electrodes connected to a chip selecting terminal are formed. A semiconductor device(100) comprises a substrate(105). A circuit(110) is provided on the substrate. One or more pads(120) are provided on the substrate for the test of the circuit. One or more terminals(135) is provided on the substrate in order to approach the circuit. One or more first wiring lines(140) electrically connects one or more pads and circuits. One or more second wiring lines(145) electrically connects one or more terminals and circuits. A switching element(150a) is inserted into one or more first wiring line in-between and controls one or more pads and the electrical connection of the circuit.
Abstract translation: 提供一种半导体器件及其制造方法以及包括半导体器件的堆叠模块，卡片和系统，以通过在基板中稳定地固定第一穿透电极连接到的位置来布置芯片选择信号而不降低集成度 形成芯片选择端子。 半导体器件（100）包括衬底（105）。 电路（110）设置在基板上。 在基板上设置一个或多个焊盘（120）用于电路的测试。 一个或多个端子（135）设置在基板上以便接近电路。 一个或多个第一布线（140）电连接一个或多个焊盘和电路。 一个或多个第二布线（145）电连接一个或多个端子和电路。 开关元件（150a）插入到其中的一个或多个第一布线中并且控制一个或多个焊盘和电路的电连接。
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Patent Agency Ranking
公开(公告)号：KR1020080107677A
公开(公告)日：2008-12-11
申请号：KR1020070055729
申请日：2007-06-07
Applicant: 삼성전자주식회사
CPC classification number: H01L25/0657 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06527 , H01L2225/06541
Abstract: A stack module, a card including the stack module and a system including the card are provided to be applied in a high speed and high integration device by extending the area for forming the internal circuit in the first unit board and the second unit board. A stack module(100) comprises the unit boards(110a, 110b) of Nth, the first select line(S1,S3), and the second select line(S2,S4). The unit board has the respective selection terminal(120) and laminated to each other. The first select line is electrically connected to the each selection terminal of the first unit substrate which is arranged at the odd number layer among the unit boards of Nth. The first select line is extended toward the bottom of the unit boards of Nth through a part of the unit boards of Nth. The second select line is connected to the second unit board each selection terminal arranged in the even number layer among the unit boards of Nth. The second select line is extended toward the bottom of the unit boards of Nth through a part of the unit boards of Nth. The first select line and the second select lines are arranged in the opposite direction based on the selection terminal.
Abstract translation: 通过在第一单元基板和第二单元基板中扩展用于形成内部电路的区域，提供堆叠模块，包括堆叠模块的卡和包括卡的系统，以被施加在高速和高集成装置中。 堆叠模块（100）包括第N个单元板（110a，110b），第一选择线（S1，S3）和第二选择线（S2，S4）。 单元板具有相应的选择端子（120）并彼此层叠。 第一选择线电连接到第N单元板中布置在奇数层的第一单元基板的每个选择端子。 第一选择线通过Nth的单位板的一部分延伸到第N个单元板的底部。 第二选择线连接到第N单元板中的偶数层中布置的每个选择端子的第二单元板。 第二选择线通过Nth的单位板的一部分延伸到第N个单元板的底部。 第一选择线和第二选择线基于选择端子在相反方向排列。
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公开(公告)号：KR100655218B1
公开(公告)日：2006-12-08
申请号：KR1020050059178
申请日：2005-07-01
Applicant: 삼성전자주식회사
Abstract: A light emitting device is provided to supply a stable ground path to a unit semiconductor device and improve a noise characteristic by including a structure that each unit semiconductor device is grounded to the outer surface of a ground block of a polygonal pillar type. A semiconductor device(120) is bonded and grounded to outer surfaces of a ground block(110) of a polygonal pillar, including semiconductor packages(130) and a wiring board(150). A ground pad bonded to the outer surface of the ground block is formed on a first surface of the wiring board. The semiconductor packages are mounted on a second surface confronting the first surface. A connection terminal(147) for external connection is formed on the lower part of the wiring board, electrically connected to the semiconductor package. A ground terminal is formed on the bottom surface of the ground block. A heat radiating member is installed on the top surface of the ground block.
Abstract translation: 提供发光器件以向单元半导体器件提供稳定的接地路径，并且通过包括将每个单元半导体器件接地到多棱柱类型的接地块的外表面的结构来改善噪声特性。 半导体器件（120）被接合到包括半导体封装（130）和布线板（150）的多边形柱的接地块（110）的外表面。 结合到接地块的外表面的接地垫形成在接线板的第一表面上。 半导体封装安装在面对第一表面的第二表面上。 用于外部连接的连接端子（147）形成在布线板的下部，电连接到半导体封装。 接地端子形成在接地块的底面上。 散热构件安装在接地块的顶表面上。
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公开(公告)号：KR100617941B1
公开(公告)日：2006-08-30
申请号：KR1020050064790
申请日：2005-07-18
Applicant: 삼성전자주식회사
Inventor： 백승덕
IPC: H01L23/12
Abstract: 본 발명의 복합 칩은 적어도 두 개 이상의 집적회로 칩 단위로 반도체 웨이퍼를 분할하여 얻어진다. 비아 홀과 재배선 도전체는 복합 칩을 구성하는 집적회로 칩들 사이에만 형성되고, 절단 공정을 이용한 웨이퍼 분할은 비아 홀과 재배선 도전체가 없는 복합 칩 주변을 따라서만 이루어진다. 그러므로 절단 공정에 의하여 비아 홀과 재배선 도전체가 손상될 염려가 없으며, 절단 공간을 확보하기 위하여 스페이싱 영역의 폭을 넓힐 필요가 없다. 따라서 단일 웨이퍼 안에 제조할 수 있는 칩 수가 줄어들지 않아 칩 제조단가가 상승하지 않으므로, 적절한 제조 비용으로 칩 적층 패키지를 제조할 수 있다.
복합 칩, 집적회로 칩, 웨이퍼, 스페이싱 영역(spacing region), 비아 홀(via hole), 재배선 도전체(rerouting conductor), 칩 적층 기술Abstract translation: 本发明的复合芯片是通过将半导体晶片分成至少两个或更多个集成电路芯片单元而获得的。 仅在构成复合芯片的集成电路芯片之间形成通孔和重新布线导体，并且仅在没有通孔和重新布线的复合芯片周围执行使用切割工艺的晶片分割。 因此，不存在通过切割工艺损坏通孔和重新布线导体的风险，并且不需要增加间隔区域的宽度来确保切割空间。 因此，由于可以在单个晶片中制造的芯片数量不会减少，所以芯片制造成本不会增加，从而芯片堆叠封装可以以适当的制造成本制造。
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公开(公告)号：KR100537892B1
公开(公告)日：2005-12-21
申请号：KR1020030059166
申请日：2003-08-26
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L25/50 , H01L21/76898 , H01L23/481 , H01L23/5389 , H01L24/24 , H01L24/48 , H01L24/82 , H01L24/97 , H01L25/0657 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05124 , H01L2224/05166 , H01L2224/05548 , H01L2224/05556 , H01L2224/05569 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/24226 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/73265 , H01L2224/97 , H01L2225/06513 , H01L2225/06541 , H01L2225/06586 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/04941 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/18162 , Y02P80/30 , Y10S438/977 , Y10T436/104998 , Y10T436/108331 , Y10T436/17 , Y10T436/175383 , H01L2224/81 , H01L2224/82 , H01L2924/00 , H01L2224/05599 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 본 발명은 웨이퍼 상에 제공되는 스크라이브 라인(scribe line)의 일정 부분과 그 부분 내에 본딩패드와 연결되어 형성되는 관통전극을 포함하는 복수의 반도체 칩들이 관통전극 간의 접속에 의해 수직으로 적층되고, 최하위 반도체 칩이 기판에 실장 된 칩 스택 패키지를 제공한다. 또한 스크라이브 라인에 관통전극을 형성 및 반도체 칩의 집적회로와 연결하고, 관통전극이 드러나도록 웨이퍼 하면을 소정 두께만큼 제거한 후, 관통전극을 포함하는 스크라이브 라인의 일정 부분을 갖도록 웨이퍼를 반도체 칩 단위로 절단하고, 외부 검사 장치와의 전기적인 연결을 위한 테스트 웨이퍼에 관통전극과 범프 본딩에 의해 적어도 한 층 이상이 되도록 반도체 칩들을 실장 및 테스트하여 적층하는 단계를 포함하는 칩 스택 패키지 제조 방법을 제공한다. 이에 의하면, 대부분의 제조 공정이 웨이퍼 레벨에서 수행됨에 따라 양산성이 우수한 칩 스택 패키지를 제조할 수 있다. 또한, 테스트 과정에서 불량으로 판정된 반도체 칩과 양호한 상태로 판정된 반도체 칩과의 스택이 이루어지는 경우가 없으며, 각각의 반도체 칩들이 기판에 실장된 상태에서 테스트를 완료하여 신뢰성이 입증된 상태이므로 칩 스택 패키지의 수율이 향상될 수 있다.
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公开(公告)号：KR1020050021078A
公开(公告)日：2005-03-07
申请号：KR1020030059166
申请日：2003-08-26
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H01L25/50 , H01L21/76898 , H01L23/481 , H01L23/5389 , H01L24/24 , H01L24/48 , H01L24/82 , H01L24/97 , H01L25/0657 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05124 , H01L2224/05166 , H01L2224/05548 , H01L2224/05556 , H01L2224/05569 , H01L2224/13025 , H01L2224/16145 , H01L2224/16225 , H01L2224/24226 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/73265 , H01L2224/97 , H01L2225/06513 , H01L2225/06541 , H01L2225/06586 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/04941 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/18162 , Y02P80/30 , Y10S438/977 , Y10T436/104998 , Y10T436/108331 , Y10T436/17 , Y10T436/175383 , H01L2224/81 , H01L2224/82 , H01L2924/00 , H01L2224/05599 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: PURPOSE: A chip stack package is provided to shorten an electrical interconnection path and increase an interconnection density by three-dimensionally stacking semiconductor chips with various functions or the same semiconductor chips in one package and by interconnecting the semiconductor chips or the semiconductor chip and a substrate while using a penetration electrode formed in each semiconductor chip and micro bumps formed on the surface of the chip. CONSTITUTION: A plurality of semiconductor chips(11,11a) include a predetermined portion of a scribe line(S1,S2) that is formed to saw a wafer into individual chip units. A penetration electrode(19) penetrates the upper surface of a chip toward the lower surface of the chip in a predetermined portion of the scribe line, connected to an integrated circuit. The semiconductor chips are vertically stacked by the connection of the penetration electrodes. The lowermost semiconductor chip is mounted on one surface of a substrate(31) by a connection with the penetration electrode. An external connection terminal is mounted on the opposite surface to the chip mount surface of the substrate.
Abstract translation: 目的：提供一种芯片堆叠封装，以缩短电互连通路，并通过三维层叠一个封装中具有各种功能或相同半导体芯片的半导体芯片并通过互连半导体芯片或半导体芯片和基板来增加互连密度 同时使用形成在每个半导体芯片中的穿透电极和形成在芯片表面上的微凸块。 构成：多个半导体芯片（11,11a）包括形成为将晶片看成单个芯片单元的划线（S1，S2）的预定部分。 穿透电极（19）在与集成电路连接的划线的预定部分中朝向芯片的下表面穿透芯片的上表面。 半导体芯片通过穿透电极的连接而垂直堆叠。 通过与穿透电极的连接，将最下半导体芯片安装在基板（31）的一个表面上。 外部连接端子安装在与基板的芯片安装表面相对的表面上。
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