公开(公告)号：KR1020130049540A

公开(公告)日：2013-05-14

申请号：KR1020110114631

申请日：2011-11-04

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  김상수 ,  고정근 ,  이선길 ,  조진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7847 ,  H01L21/26506 ,  H01L21/26593 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/7843

Abstract: PURPOSE: A method for manufacturing a semiconductor device using SMT(Stress Memorization Technique) is provided to reduce a defect by controlling a growth speed of a crystal. CONSTITUTION: A substrate with a source region and a drain region is provided(S100). C or N is implanted in an amorphous region(S120). A stress induction layer covering the substrate is formed(S130). The region is recrystallized by thermally processing the substrate(S140). The stress induction layer is removed(S150). [Reference numerals] (S100) Provide a substrate including a gate electrode and source/drain regions; (S110) Perform an amorphizing process for the source/drain regions by performing a PAI process; (S120) Implant C or N in the amorphous source/drain regions; (S130) Form a stress induction layer; (S140) Recrystallize the source/drain regions by thermally processing the substrate; (S150) Remove the stress induction layer

Abstract translation: 目的：提供一种使用SMT（应力记忆技术）制造半导体器件的方法，通过控制晶体的生长速度来减少缺陷。 构成：提供具有源极区域和漏极区域的衬底（S100）。 将C或N注入非晶区域（S120）。 形成覆盖基板的应力感应层（S130）。 该区域通过热处理基板而重结晶（S140）。 去除应力感应层（S150）。 （附图标记）（S100）提供包括栅极电极和源极/漏极区域的衬底; （S110）通过执行PAI处理对源/漏区进行非晶化处理; （S120）非晶质源极/漏极区域中的植入物C或N; （S130）形成应力感应层; （S140）通过热处理基板来重新结晶源极/漏极区域; （S150）去除应力感应层

公开(公告)号：KR1020130020221A

公开(公告)日：2013-02-27

申请号：KR1020110082715

申请日：2011-08-19

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  김상수 ,  고정근 ,  이병찬 ,  이선길 ,  조진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/165 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/26593 ,  H01L21/30604 ,  H01L21/30608 ,  H01L21/324 ,  H01L21/76237 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66621 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7835 ,  H01L29/7848

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve etch selectivity between a phase change region and a semiconductor substrate by removing the phase change region with a wet etching process. CONSTITUTION: An amorphous region is formed by implanting amorphous element ions to a part of a semiconductor substrate(S155). A phase change region is formed by annealing the amorphous region(S157). A concave region is formed by removing the phase change region(S160). A recess region is formed by an anisotropic wet etching process in the concave region. [Reference numerals] (S150) Forming a phase change area by changing a part of a phase on a semiconductor substrate; (S155) Forming an amorphous region by implanting amorphous element ions to a part of the semiconductor substrate; (S157) Annealing the amorphous region; (S160) Forming a concave region by removing a phase change area

Abstract translation: 目的：提供半导体器件及其制造方法，以通过用湿法蚀刻工艺去除相变区域来改善相变区域和半导体衬底之间的蚀刻选择性。 构成：通过将非晶元素离子注入到半导体衬底的一部分中形成非晶区（S155）。 通过退火非晶区域形成相变区域（S157）。 通过去除相变区域形成凹区（S160）。 通过在凹区域中的各向异性湿蚀刻工艺形成凹部区域。 （S150）通过改变半导体基板上的相位的一部分来形成相变区域; （S155）通过将非晶元素离子注入半导体衬底的一部分而形成非晶区; （S157）退火非晶区域; （S160）通过除去相变区域形成凹区域

公开(公告)号：KR101868803B1

公开(公告)日：2018-06-22

申请号：KR1020110114631

申请日：2011-11-04

Applicant: 삼성전자주식회사

Inventor： 김석훈 ,  김상수 ,  고정근 ,  이선길 ,  조진영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26506 ,  H01L21/26593 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/7843 ,  H01L29/7847

Abstract: 스트레스기억기술(SMT)을이용한반도체장치의제조방법이제공된다. 반도체장치의제조방법은게이트전극, 상기게이트전극의양측에위치한소오스/드레인영역을포함하는기판을제공하고, PAI(Pre-Amorphization Implant) 공정을수행하여상기소오스/드레인영역을비정질화시키고, 비정질화된상기소오스/드레인영역에 C 또는 N을임플란트하고, 상기기판을덮도록스트레스유발층을형성하고, 상기기판을열처리하여상기소오스/드레인영역을재결정화시키고, 상기스트레스유발층을제거하는것을포함한다.

公开(公告)号：KR1020160001792A

公开(公告)日：2016-01-07

申请号：KR1020140079057

申请日：2014-06-26

Applicant: 삼성전자주식회사

Inventor： 박금석 ,  유정호 ,  조진영 ,  구본영 ,  신동석 ,  윤홍식 ,  이병찬

IPC: H01L29/78 ,  H01L21/335

CPC classification number: H01L29/7848 ,  H01L21/02532 ,  H01L21/02636 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/165 ,  H01L29/45 ,  H01L29/66545 ,  H01L29/785

Abstract: 본발명은반도체소자및 그의제조방법에관한것으로, 기판으로부터돌출된활성패턴, 상기활성패턴을가로지르는게이트구조체및 상기게이트구조체양 측의상기활성패턴상에배치되는소스/드레인영역들을포함하되, 상기소스/드레인영역들의각각은, 상기활성패턴과접하는제1 에피택시얼패턴, 및상기제1 에피택시얼패턴상의제2 에피택시얼패턴을포함하고, 상기제1 에피택시얼패턴은상기기판과동일한격자상수를갖는물질을포함하고, 상기제2 에피택시얼패턴은상기제1 에피택시얼패턴보다격자상수가큰 물질을포함하는반도체소자가제공된다.

Abstract translation: 半导体器件及其制造方法技术领域本发明涉及半导体器件及其制造方法。 半导体器件包括从衬底突出的有源图案，与有源图案交叉的栅极结构以及布置在栅极结构的两侧上的有源图案上的源极/漏极区域。 每个源极/漏极区域包括接触有源图案的第一外延图案和第一外延图案上的第二外延图案。 第一外延图案包括具有与基底相同的晶格常数的材料。 第二外延图案包括具有比第一外延图案更大的晶格常数的材料。

公开(公告)号：KR102200345B1

公开(公告)日：2021-01-11

申请号：KR1020140079057

申请日：2014-06-26

Applicant: 삼성전자주식회사

Inventor： 박금석 ,  유정호 ,  조진영 ,  구본영 ,  신동석 ,  윤홍식 ,  이병찬

IPC: H01L29/78 ,  H01L21/335

Abstract: 본발명은반도체소자및 그의제조방법에관한것으로, 기판으로부터돌출된활성패턴, 상기활성패턴을가로지르는게이트구조체및 상기게이트구조체양 측의상기활성패턴상에배치되는소스/드레인영역들을포함하되, 상기소스/드레인영역들의각각은, 상기활성패턴과접하는제1 에피택시얼패턴, 및상기제1 에피택시얼패턴상의제2 에피택시얼패턴을포함하고, 상기제1 에피택시얼패턴은상기기판과동일한격자상수를갖는물질을포함하고, 상기제2 에피택시얼패턴은상기제1 에피택시얼패턴보다격자상수가큰 물질을포함하는반도체소자가제공된다.

公开(公告)号：KR1020160031399A

公开(公告)日：2016-03-22

申请号：KR1020150093415

申请日：2015-06-30

Applicant: 삼성전자주식회사

Inventor： 유정호 ,  이병찬 ,  노현호 ,  박용국 ,  구본영 ,  조진영

IPC: H01L29/78 ,  H01L29/737

Abstract: 반도체장치및 그제조방법이제공된다. 상기반도체장치는, 기판상에제1 방향으로연장되고, 상기제1 방향과교차하는제2 방향으로이격되어형성된제1 및제2 액티브핀, 상기제1 및제2 액티브핀 상에, 상기제2 방향으로연장되어형성된게이트구조물, 상기제1 액티브핀 상에형성되고, 상기게이트구조물의적어도일측에배치되는제1 반도체패턴, 상기제2 액티브핀 상에형성되고, 상기게이트구조물의적어도일측에배치되는제2 반도체패턴을포함하되, 상기제1 반도체패턴은, 제1 반도체물질을포함하는제1 패턴과, 상기제1 및제2 액티브핀 사이의상기제1 패턴의하부에배치되고, 상기제1 반도체물질과다른제2 반도체물질을포함하는제2 패턴을포함하고, 상기제2 반도체패턴은, 상기제1 반도체물질을포함하는제3 패턴과, 상기제1 및제2 액티브핀 사이의상기제3 패턴의하부에배치되고, 상기제2 반도체물질을포함하고, 상기제2 패턴과접하는제4 패턴을포함한다.

Abstract translation: 提供了一种半导体器件及其制造方法。 半导体器件包括：第一和第二有源引脚，其在基板上沿第一方向延伸并且在与第一方向交叉的第二方向上分别形成; 形成为在第一和第二有源销上沿第二方向延伸的栅极结构; 第一半导体图案，其形成在所述第一有源引脚上并设置在所述栅极结构的至少一侧; 以及第二半导体图案，其形成在所述第二有源引脚上并且设置在所述栅极结构的至少一侧。 第一半导体图案包括包括第一半导体材料的第一图案和设置在第一图案之下的第一和第二有源销之间的第二图案，并且包括与第一半导体材料不同的第二半导体材料。 第二半导体图案包括第三图案，其包括第一半导体材料，以及设置在第三图案之下的第一和第二有源销之间的第四图案，包括半导体材料，并与第二图案接触。

公开(公告)号：KR1020160125209A

公开(公告)日：2016-10-31

申请号：KR1020150056098

申请日：2015-04-21

Applicant: 삼성전자주식회사

Inventor： 이현정 ,  박금석 ,  조진영 ,  탁용석

IPC: H01L29/78 ,  H01L21/76

CPC classification number: H01L29/41791 ,  H01L29/785

Abstract: 기판상으로부터돌출한핀 액티브영역, 상기핀 액티브영역상의게이트패턴들, 상기게이트패턴들사이의상기핀 액티브영역내에형성된소스/드레인영역, 및상기소스/드레인영역상의컨택패턴을포함하는반도체소자가설명된다. 상기소스/드레인영역은물결모양의상면을갖는하부소스/드레인영역을가질수 있다.

Abstract translation: 提供一种半导体器件。 在一些示例中，半导体器件包括从基板突出的鳍状有源区域，设置在鳍状有源区域上的栅极图案，设置在栅极图案之间的鳍状主动区域上的源极/漏极区域和设置在源极/ 漏区。 源极/漏极区域可以具有突出的中间部分，其可以形成源极/漏极区域的波形上表面。

公开(公告)号：KR1020160116598A

公开(公告)日：2016-10-10

申请号：KR1020150044546

申请日：2015-03-30

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  김남규 ,  노현호 ,  서동찬 ,  이병찬 ,  정수진 ,  조진영 ,  구본영

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/785 ,  H01L29/0649 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7848 ,  H01L29/7856

Abstract: 반도체소자는제1 방향으로연장되고, 돌출부들및 리세스부를포함하는액티브핀 구조물을포함하는기판, 상기제1 방향과교차하는제2 방향으로연장되고상기액티브핀 구조물의돌출부들을감싸는복수의게이트구조물들, 상기게이트구조물들사이의액티브핀 구조물에형성되고, 상기리세스부의하부를채우는제1 에피택시얼패턴, 상기제1 에피택시얼패턴상에, 상기리세스부의측벽과접하도록형성되는제2 에피택시얼패턴, 그리고상기제1 및제2 에피택시얼패턴상에, 상기리세스부내부를채우는제3 에피택시얼패턴을포함하고, 상기제1 에피택시얼패턴은제1 불순물농도의제1 불순물영역을포함하고, 상기제2 에피택시얼패턴은상기제1 불순물농도보다낮은제2 불순물농도의제2 불순물영역을포함하고, 그리고상기제3 에피택시얼패턴은상기제2 불순물농도보다높은제3 불순물농도의제3 불순물영역을포함한다. 상기반도체소자는우수한전기적특성을가질수 있다.